NMOS管交叉耦合的能量回收電路設(shè)計(jì)

師建英，許衍彬，劉磊，門晉喜

(1.河北大學(xué)電子信息工程學(xué)院,河北保定　071002；2.河北科技學(xué)院機(jī)電系,河北保定　071000；3.95866部隊(duì)無(wú)線電導(dǎo)航教研室，河北保定　071051)

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NMOS管交叉耦合的能量回收電路設(shè)計(jì)

師建英1，許衍彬2，劉磊1，門晉喜3

(1.河北大學(xué)電子信息工程學(xué)院,河北保定071002；2.河北科技學(xué)院機(jī)電系,河北保定071000；3.95866部隊(duì)無(wú)線電導(dǎo)航教研室，河北保定071051)

對(duì)NMOS(N-metaloxidesemiconductor)管交叉耦合邏輯(NMOS-transistorcrosscouplinglogic，NCCL)的能量回收電路進(jìn)行了研究，PMOS(P-metaloxidesemiconductor)管作為輸入管來(lái)降低納米CMOS工藝中柵氧化層上的漏電流以減小功耗；在此基礎(chǔ)上實(shí)現(xiàn)了絕熱JK觸發(fā)器電路.在90nmCMOSBSIM3工藝模型下，用HSPICE對(duì)NCCL反相器及其JK觸發(fā)器進(jìn)行了模擬分析，結(jié)果表明NCCL反相器的工作頻率可達(dá)到1GHz；與ECRL(efficientchargerecoverylogic)反相器相比,當(dāng)負(fù)載電容、時(shí)鐘頻率和電源電壓中某一參數(shù)變化時(shí)，NCCL的功耗都出現(xiàn)不同程度的降低；在相同的工作條件下NCCLJK觸發(fā)器的功耗約為ECRL的50%.

NMOS管交叉耦合；NCCL；NCCLJK觸發(fā)器；低功耗

自從CMOS器件工藝進(jìn)入納米尺寸之后，功耗問(wèn)題已經(jīng)成為了特別重要的問(wèn)題[1].從電路角度考慮，典型的降低功耗的方法是器件尺寸的減小、互連線的優(yōu)化、柵極時(shí)鐘結(jié)構(gòu)、多電源技術(shù)和動(dòng)態(tài)控制供電電源等[2].然而隨著人們對(duì)便攜式電腦、無(wú)線傳感器和生物醫(yī)學(xué)電子設(shè)備需求的增加，傳統(tǒng)的低功耗設(shè)計(jì)技術(shù)已經(jīng)無(wú)法滿足這些應(yīng)用中進(jìn)一步降低電路功耗的要求，能量回收電路采用交變電壓作為供電電壓可以有效地降低電路的功耗.Moon等[3]提出的ECRL電路采用交叉耦合的PMOS管來(lái)存儲(chǔ)電路的能量，結(jié)合交變電源電壓實(shí)現(xiàn)能量的回收，但PMOS傳輸門自身的缺陷造成輸出端的低電平不能為零，且電路中存在非絕熱損失(與PMOS管的閾值電壓有關(guān))；文獻(xiàn)[4-6]所提出的電路都是對(duì)ECRL電路的改進(jìn)，它們通過(guò)增加不同的能量回收路徑來(lái)實(shí)現(xiàn)能量的完全回收，但是能量回收路徑的增加，必然要增加新的MOS管，這些MOS管必然會(huì)增加新的功耗，從而部分抵消了能量回收的效果.文獻(xiàn)[7]中報(bào)道的在納米氧化柵CMOS工藝下PMOS管的漏電流比NMOS管的漏電流小1個(gè)數(shù)量級(jí)的結(jié)論可以用來(lái)進(jìn)一步地降低電路的功耗；文獻(xiàn)[8]中采用將地電平變換成電源電壓的方法來(lái)降低電路的功耗.基于以上種種分析方法，在ECRL電路結(jié)構(gòu)的基礎(chǔ)上提出了1種采用NMOS管交叉耦合的能量回收電路.在90nmCMOSBSIM3工藝[9]下，HSPICE模擬得到，在不同的工作條件下與ECRL電路相比，NCCL反相器和JK觸發(fā)器電路的功耗都得到了顯著的降低.

1　NCCL的電路結(jié)構(gòu)

1.1NCCL反相器

由于MOS管的柵漏電流隨著柵氧化層厚度的減小成指數(shù)增長(zhǎng)關(guān)系，在亞100nm工藝下，柵漏電流將成為MOS管關(guān)斷電流的主要組成部分[10-11].在相同偏壓、相同尺寸下，PMOS管的柵漏電流比NMOS管的柵漏電流小了一個(gè)數(shù)量級(jí).這是因?yàn)镹MOS管的柵漏電流主要是由導(dǎo)帶中的電子隧穿引起的，PMOS管的柵漏電流主要是由價(jià)帶中的空穴隧穿引起的，而空穴隧穿的勢(shì)壘高度(4.5eV)大于電子隧穿的勢(shì)壘高度(3.1eV)，這是導(dǎo)致PMOS管的柵漏電流較小的原因[7]，因此用PMOS做輸入管可以有效地降低電路的功耗.

圖1　NCCL反相器的電路圖和符號(hào)Fig.1　NCCL circuit and the logic symbol

在絕熱電路中，如果選用PMOS管來(lái)作為輸入管，則應(yīng)該選用NMOS管來(lái)作為交叉耦合存儲(chǔ)管，其供電電壓也要做相應(yīng)的變化.采用PMOS管輸入級(jí)和直流供電電壓的NCCL反相器的電路及其邏輯符號(hào)見(jiàn)圖1.與ECRL電路相同，NCCL電路仍然屬于雙軌邏輯絕熱電路，它主要由2部分組成：輸入模塊和能量存儲(chǔ)回收模塊.

圖2　NCCL反相器的級(jí)聯(lián)形式和四相功率時(shí)鐘Fig.2　Cascade form and four phase power clock of NCCL inverter

圖1中P1和P2管是輸入管，N1和N2管構(gòu)成交叉耦合的能量存儲(chǔ)結(jié)構(gòu)，P3和P4管與N1及N2管分別構(gòu)成CMOS傳輸門以實(shí)現(xiàn)能量的完全傳輸和回收，C1和C2為負(fù)載電容.輸入信號(hào)的高電平值、時(shí)鐘信號(hào)的高電平值以及電源電壓值都是Vdd.NCCL電路采用四相功率時(shí)鐘，其反相器鏈和功率時(shí)鐘結(jié)構(gòu)見(jiàn)圖2，它的工作過(guò)程可以分為4個(gè)階段：預(yù)充、保持、回收和等待.

圖3　NCCL反相器的輸入輸出波形Fig.3　Waveform of NCCL inventor

圖1中inb是in的反向信號(hào)，這里以in為“1”、inb為“0”為例對(duì)NCCL反相器電路的工作原理進(jìn)行分析.在預(yù)充階段(clk由地電平變化到高電平Vdd)，P2和P3截止，P1和P4導(dǎo)通，outb為高電平Vdd.此時(shí)N2導(dǎo)通，N2和P4構(gòu)成CMOS傳輸門使out端隨時(shí)鐘clk上升而上升；在保持階段(clk保持高電平Vdd不變)，out端保持Vdd電壓不變；在回收階段(clk由Vdd下降到地電平)，out端上的能量又通過(guò)N2和P4構(gòu)成的傳輸門完全回收至clk；在等待階段(clk保持地電平不變)，電路進(jìn)入等待狀態(tài)，等待下一個(gè)時(shí)鐘周期的到來(lái).

在Vdd為1.1V，功率時(shí)鐘clk的周期為8ns(時(shí)鐘頻率為125MHz)，負(fù)載電容都為1fF的條件下，用HSPICE工具，采用90nmPTM(predictivetechnologymodel)模型參數(shù)對(duì)NCCL反相器進(jìn)行了模擬仿真，其輸出波形見(jiàn)圖3.由圖3可知，輸出端的電壓變化情況與理論分析相同.

1.2NCCL JK觸發(fā)器

JK觸發(fā)器是數(shù)字時(shí)序邏輯中的重要結(jié)構(gòu)單元.由1.1節(jié)分析可知，NCCL反相器電路的高電平輸出為Vdd，地電平輸出隨時(shí)鐘信號(hào)變化而變化；而ECRL電路的輸出地電平為零，高電平隨時(shí)鐘信號(hào)變化而變化，這是NCCL電路與ECRL電路工作原理的不同之處.由NCCL電路構(gòu)成的JK觸發(fā)器的高電平和地電平輸出情況與NCCL反相器電路相同，其電路結(jié)構(gòu)如圖4所示.

圖4中Jb和Kb分別為J和K的反向信號(hào)；Q和Qb端的信號(hào)延時(shí)通過(guò)NCCL反相器鏈實(shí)現(xiàn)；Q3和Qb3為輸出信號(hào)Q和Qb的前一個(gè)狀態(tài)，并反饋到JK觸發(fā)器中.此外，NCCL電路的輸入管與電源電壓Vdd之間有通路，而與地電平之間沒(méi)有直接通路，這是與傳統(tǒng)CMOSJK觸發(fā)器和ECRLJK觸發(fā)器之間的不同之處，其真值表見(jiàn)表1，表1中的‘clk’表示該端信號(hào)隨時(shí)鐘信號(hào)變化而變化.

在Vdd為1.1V，時(shí)鐘信號(hào)周期為8ns，負(fù)載電容為1fF的條件下，NCCLJK觸發(fā)器的仿真波形見(jiàn)圖5，其模擬結(jié)果與真值表的理論分析結(jié)果相同，需要注意的是當(dāng)觸發(fā)器在保持和翻轉(zhuǎn)態(tài)時(shí)，Q和Qb的輸出與Q3和Qb3的狀態(tài)密切相關(guān).

圖4　NCCL JK觸發(fā)器電路Fig.4　NCCL JK flip-flop

圖5　NCCL JK觸發(fā)器的輸入輸出波形Fig.5　Waveform of NCCL JK flip-flop

2　模擬結(jié)果分析

理論分析上，雖然NCCL電路中增加了直流供電電源，但是直流電源所引起的功耗與交變時(shí)鐘信號(hào)相比很小，且它幾乎不隨外界條件變化；另外由于PMOS管的柵漏電流比NMOS的柵漏電流小了1個(gè)數(shù)量級(jí)，導(dǎo)致了由漏電流所引起的功耗也小了1個(gè)數(shù)量級(jí)，因此NCCL電路的功耗將小于ECRL電路的功耗.

2.1NCCL反相器與ECRL反相器的功耗比較

2.1.1負(fù)載電容變化

表1　NCCL JK觸發(fā)器的真值表Tab.1　Truth table of NCCL JK flip-flop

在頻率為12.5MHz，Vdd為1.1V，負(fù)載電容從0.1pF變化到1pF的條件下，對(duì)NCCL和ECRL電路的功耗進(jìn)行了模擬仿真，其結(jié)果見(jiàn)圖6.模擬結(jié)果顯示單個(gè)時(shí)鐘周期內(nèi)2種電路的功耗都隨負(fù)載電容的增加而增加；在相同條件下，NCCL反相器的功耗約為ECRL反相器功耗的60%，這與理論分析相同.

2.1.2時(shí)鐘頻率變化

在Vdd為1.1V，負(fù)載電容為0.1pF，時(shí)鐘頻率從10MHz變化到200MHz的條件下，單個(gè)時(shí)鐘周期內(nèi)NCCL和ECRL反相器電路的功耗變化情況見(jiàn)圖7.由圖7可知，功耗隨頻率變化的曲線相對(duì)緩慢，在相同的工作條件下與ECRL電路相比，NCCL反相器的功耗大約降低了50%.

圖6　負(fù)載電容變化時(shí)ECRL和NCCL反相器的功耗Fig.6　Power consumption of ECRL and NCCL inventor When load capacitance change

圖7　時(shí)鐘頻率變化時(shí)ECRL和NCCL反相器的功耗Fig.7　Power consumption of ECRL and NCCL inventor when clock frequency change

2.1.3電源電壓變化

負(fù)載電容為0.2pF，時(shí)鐘頻率分別為20、50和100MHz，電源電壓從1V變化到1.5V的條件下，單個(gè)時(shí)鐘周期內(nèi)NCCL和ECRL反相器電路的功耗仿真結(jié)果見(jiàn)表2.由表2可知，ECRL和NCCL的功耗都隨著電源電壓的增加而增加，不同的是ECRL電路的功耗增加幅度明顯大于NCCL電路的功耗增加幅度，或者說(shuō)PMOS輸入管有效地降低了電路的功耗.

2.2NCCL和ECRL JK觸發(fā)器的功耗比較

在負(fù)載電容為0.1pF，電源電壓為1.1V的條件下，當(dāng)時(shí)鐘頻率變化時(shí)，單個(gè)時(shí)鐘周期內(nèi)NCCL和ECRLJK觸發(fā)器的總功耗見(jiàn)表3.由表3可知NCCLJK觸發(fā)器比ECRLJK觸發(fā)器節(jié)省了約50%的功耗.可見(jiàn)改進(jìn)后電路的功耗得到了明顯的降低，為更復(fù)雜的絕熱邏輯電路的設(shè)計(jì)提供了設(shè)計(jì)思路和理論依據(jù).

表2　不同頻率下電源電壓變化時(shí)所引起的功耗變化Tab.2　Power consumption when supply voltagechanges at different clk frequencies

表3　NCCL和ECRL JK觸發(fā)器的功耗比較Tab.3　Power consumption of NCCLand ECRL JK flip-flops

3　結(jié)論

介紹了NMOS管交叉耦合的能量回收邏輯電路以及由其構(gòu)成的JK觸發(fā)器電路，分析了基本反相器電路和JK觸發(fā)器電路的工作原理，闡述了NCCL電路與ECRL電路工作原理上的區(qū)別.在90nmBSIM3CMOS工藝下，用HSPICE軟件仿真得到，在不同的參數(shù)變化條件下NCCL反相器的功耗約為ECRL反相器功耗的50%；與ECRLJK觸發(fā)器相比，NCCLJK觸發(fā)器的功耗也得到了顯著的下降.

[1]MARKOVICD,WANGCC,ALARCONLP,etal.Ultralow-powerdesigninnear-thresholdregion[J].ProceedingsoftheIEEE,2010,98(2):237-252.DOI:10.1109/JPROC.2009.2035453.

[2]PAULBC,AGARWALA,ROYK.Low-powerdesigntechniquesforscaledtechnologies[J].Integration,theVLSIJournal,2006,39(2):64-89.DOI:10.1016/j.vlsi.2005.12.001.

[3]MOONY,JEONGDK.Anefficientchargerecoverylogiccircuit[J].IEEEJournalofSolid-stateCircuits,1996,31(4):514-522.

[4]郭寶增,張亞朋.基于改進(jìn)型ECRL電路的觸發(fā)器設(shè)計(jì)[J].微型機(jī)與應(yīng)用,2010(2):23-26.GUOBaozeng,ZHANGYapeng.ImprovedECRL-basedflip-flopdesign[J].Microcomputer&ItsApplications,2010(2):23-26.

[5]張麗,郭寶增.基于ECRL電路的兩種改進(jìn)絕熱電路[J].微型機(jī)與應(yīng)用,2011,30(16):19-21.

ZHANGLi,GUOBaozeng.TwoimprovedadiabaticcircuitsbasedonECRL[J].Microcomputer&ItsApplications,2011,30(16):19-21.

[6]SHIJY,LIHY,XUYB.Designoftheapprovedlowpowerenergyrecoverylogiccircuit[J].AdvancedMaterialsResearch,2013,662:851-855.DOI:10.4028/www.scientific.net/AMR.662.851.

[7]YEOYC,LUQiang.Directtunnelinggateleakagecurrentintransistorswithultrathinsiliconnitridegatedielectric[J].IEEEElectronDeviceLetters,2000,21(11):540-542.DOI:10.1109/55.877204.

[8]HUJianping,LIUBinbin.Designsof2P-2P2Nenergyrecoverylogiccircuits[J].ResearchJournalofAppliedSciences,EngineeringandTechnology,2013,5(21):4977-4982.

[9]NanoscaleIntegrationandModelingGralpatASUPredictiveTechnologyModel(PTM)[S/OL].(2001-5-31)[2014-6-20].http://www.ptm.asu.edu.

[10]INUKAIT,TAKAMIYAM,NOSEK,etal.BoostedgateMOS(BGMOS):leakage-freecircuitsbydevice/circuitcooperationscheme[J].IntegratedCircuitsandDevices,2000,100(270):1-8.

[11]GHANIT,MISTRYK,PACKANS,etal.Scalingchallengesanddevicedesignrequirementsforhighperformancesub-50nmgatelengthplanarCMOStransistors[Z].SymposiumonVLSITechnology,Hawaii:2000.

(責(zé)任編輯：王蘭英)

EnergyrecoverycircuitbasedonNMOStransistorcrosscouplinglogic

SHIJianying1,XUYanbin2,LIULei1,MENJinxi3

(1.ElectronicInformationEngineeringCollege,HebeiUniversity,Baoding071002,China;2.DepartmentofElectricalEngineering,HebeiCollegeofScienceandTechnology,Baoding071000,China;3.DepartmentofRadioNavigation，95866PLATroops,Baoding071051,China)

TheenergyrecoverycircuitbasedonNMOS(N-MetalOxideSemiconductor)-transistorcrosscouplinglogic(NCCL)isstudied.PMOS(P-MetalOxideSemiconductor)transistorsareusedastheinputtubetoreducetheleakagecurrentontheoxidegatelayerinnanometerCMOSprocess.NCCLJKflip-flopisconstructedbythesetechniques.ThecircuitsaresimulatedbyHSPICEin90nmCMOSBSIM3process,andthesimulationresultsshowthatNCCLinventor’soperationfrequencycanreachto1GHz.ComparedwiththeECRL(EfficientChargeRecoveryLogic)inventor,whenloadcapacityorclockfrequencyorpowersupplychanges,thepowerconsumptionsofNCCLinventordeclinetodifferentdegrees.Inthesameoperatecondition,thepowerconsumptionofNCCLJKflip-flopisabout50%oftheECRLJKflip-flop.

NMOStransistorcrosscoupling;NCCL;NCCLJKflip-flop;lowpowerconsumption

10.3969/j.issn.1000-1565.2016.03.017

2015-01-22

國(guó)家杰出青年基金資助項(xiàng)目(61204079); 河北省自然科學(xué)基金資助項(xiàng)目(F2013201196)；保定市科學(xué)技術(shù)研究與發(fā)展指導(dǎo)計(jì)劃項(xiàng)目(14GZ036)；河北省科技計(jì)劃自籌經(jīng)費(fèi)項(xiàng)目(15210409)

師建英 (1979-)，女,河北邯鄲人，河北大學(xué)講師，主要從事集成電路的設(shè)計(jì)及其性能研究.

E-mail:hdsjy@126.com

TN

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