高速數(shù)字電路寄生電感計算方法研究*

谷會濤

(海軍計算技術研究所　北京　100841)

?

高速數(shù)字電路寄生電感計算方法研究*

谷會濤

(海軍計算技術研究所北京100841)

采用退耦電容能有效改善數(shù)字電路電源完整性問題。為了對退耦電容進行設計和選型,需要有效地分析多種寄生電感。論文在對電路板疊層結構和退耦電容的電流流動路徑進行了深入分析后,提出了一種快速精確的寄生電感的計算方法,可以有效指導電源系統(tǒng)的退耦電容的設計。

電源系統(tǒng); 電源完整性; 計算模型; 寄生電感

Class NumberTP393

1　引言

隨著電子技術和通信技術的快速發(fā)展,信號速率不斷提高。高速數(shù)字電路的設計技術十分復雜,尤其是大規(guī)模、超大規(guī)模集成電路越來越多地應用到電路系統(tǒng)中,引腳數(shù)越來越多,速率越來越高,隨之帶來的電源完整性問題也越來越突出。電源完整性問題成為高速電路設計工程師的一個難題。

國外對電源完整性的研究起步較早,文獻[1～2]分析了多層板中電源系統(tǒng)完整性問題,但對退耦電容的寄生電感并均未進行細分,實際上寄生電感與電流路徑密切相關。本文分析了電流在電路板內的流通路徑,然后計算出流通路徑上的寄生電感,系統(tǒng)地給出了寄生電感的計算方法。寄生電感的細分不僅可以指導我們更加精確地設計電源系統(tǒng)的退耦電容,而且可以幫助我們優(yōu)化PCB的疊層結構。

2　電源完整性問題的提出

電源完整性是指系統(tǒng)供電電源在經過一定的傳輸網(wǎng)絡后在指定器件端口相對該器件對工作電源要求的符合程度[3]。電源完整性問題,具體包括2個方面[4]：供電電源導致的電源完整性問題和供電網(wǎng)絡感抗導致的電源完整性問題。

2.1供電電源導致的電源完整性問題

電源的紋波和電源的反應速度是導致電源完整性問題的兩個方面?，F(xiàn)在的電子設備中大量使用開關電源,而開關電源的開關速度決定了其對負載電流的調整速度。由于開關頻率遠遠小于數(shù)字芯片的工作頻率,所以直接給芯片供電時,電源輸出端會產生電壓跌落,從而產生電源噪聲,影響電源完整性。

2.2供電網(wǎng)絡感抗導致的電源完整性問題

圖1給出了電源傳輸網(wǎng)絡的等效電路模型,根據(jù)電感的特性：

ΔVP=LP(di/dt)

(1)

ΔVG=LG(di/dt)

(2)

圖1　電源傳輸網(wǎng)絡的等效電路模型

電流發(fā)生變化時,會在電感兩端產生壓降,此時芯片電源管腳處獲得的電壓為

Vboard=VS-ΔVP-ΔVG

(3)

當芯片管腳處的電壓不滿足芯片對電壓的要求時,便產生了電源完整性問題。

3　電容的等效模型

通過在芯片的電源引腳加入退耦電容,可以滿足一般芯片對電源完整性的要求。但電容存在一些寄生參數(shù),這些寄生參數(shù)在低頻時表現(xiàn)不明顯,但是高頻情況下,其重要性往往超過電容容值本身。圖2是實際電容器的SPICE模型[5],其中,ESR代表等效串聯(lián)電阻,ESL代表等效串聯(lián)電感,C為理想電容。

圖2電容的SPICE電路模型

ESL和ESR由電容的制作工藝和封裝決定。電容等效電路的頻域表達式是,

Z=ESR+jw(ESL)+(1/jwc)

(4)

當w=w0=1/((ESL)·C)1/2時電路發(fā)生諧振,此時Z=ESR。

例如AVX一顆22nF,0402封裝,X7R材質的電容ESR=0.044Ω,ESL=0.400nH[6],使用SPICE仿真[7]后得到該電容的頻響特性如圖3所示。從圖中可以看到,其諧振頻率為53.7MHz,當頻率低于諧振頻率點時,其表現(xiàn)為容性,高于諧振點后表現(xiàn)為感性,在諧振點處,阻抗大小為ESR。

圖3　AVX公司X7R介質22nF電容的諧振曲線

4　寄生電感的計算方法

當電容安裝到電路板上后,還會引入額外的寄生參數(shù),從而引起諧振頻率的偏移,偏移后的諧振頻率稱為電容的安裝諧振頻率。計算系統(tǒng)參數(shù)時,實際使用的是安裝諧振頻率。在PCB的布板中,從電容到達需要退耦區(qū)域的路徑上包括焊盤、引出線、過孔及電源和地平面等,這幾個部分均存在寄生電感。其中,電源平面、地平面和焊盤的寄生電感與過孔相比時可以忽略,而引出線的寄生電感亦可以通過一定的布線方式減小到忽略不計的程度。

4.1低寄生電感引出線設計

在退耦電容的布線過程中,在退耦電容的布線過程中,必須設法減小寄生電感。寄生電感的來源主要包括走線阻抗和過孔阻抗。走線電感公式[8]為

(5)

其中：L表示導線的局部電感,單位nH;r表示導線的直徑,單位in;d表示導線的長度,單位in。該式表示可以通過減少走線長度和增加走線的寬度來減少走線的電感。

一個過孔對(一個過孔為另一個過孔提供返回路徑)的電感估算公式[9]為

L=(u0/2π)2h·ln(s/r)

(6)

式中,L是過孔對電感(H),u0=4π×10-7H/m是真空磁導率,h是過孔長度(m),s是兩個過孔之間的距離(m),r是過孔半徑(m)。該式表示通過以下途徑可以減小過孔的寄生電感：

1) 減小過孔長度,相當于減小電流在過孔處的有效流通路徑。這一點可以指導我們設計板子的疊層結構;

2) 減小退耦電容兩個過孔之間的距離;

3) 增大過孔直徑。

圖4給出了幾種過孔的布線圖,從中可以看到,從左向右電容的寄生電感逐漸減小,布線逐步優(yōu)化。新興的埋容技術,可以避免電容本身及引線到電源層和地層的電感。很大程度地擴展了電源系統(tǒng)的可工作頻率范圍。

4.2寄生電感計算

本文在分析退耦電容電流的流動路徑后,提出了一種計算方法,可以更細致地計算從退耦電容到退耦區(qū)域的寄生電感。

圖5為一個四層板子的截面示意圖[10],疊層結構為信號、地、電源、信號,表層焊接一個BGA封裝的芯片,底層擺放1個退耦電容,退耦電容通過1個過孔對連接到電源平面和地平面,然后電源平面和地平面再通過3個過孔對連接到BGA芯片的電源管腳和地管腳。電流流動路徑如圖中虛線所示,于是得到退耦電容的電路模型,如圖6所示。使用式(6)計算得到的電感值在表1中給出。

圖5　退耦電容電流流動路徑示意圖

圖6　退耦電容的電路模型

電感編號電感值/nHL10.22L20.22L30.22L40.22

由于電源管腳在芯片內部連接在一起,所以可以畫出圖6的等效電路,如圖7所示。

圖7　等效電路

其中L0=L1+L2‖L3‖L4=0.30nH。

若圖4中電容為AVX公司X7R介質22nF,0402封裝,那么其安裝后的總寄生電感是0.70nH,于是得到安裝后的頻響特性。其諧振頻率由圖3中53.7MHz偏移到40.7MHz。

5　結語

本文在深入剖析了疊層結構與退耦電容電流路徑的關系后,建立了電路模型,并據(jù)此計算出退耦電容的寄生電感。該方法精確地反映了退耦電路的實際情況,并可以指導電容的布局布線和PCB的疊層結構設計。利用其計算的寄生電感,可系統(tǒng)型指導電源系統(tǒng)的退耦電容設計方案。

[1] ToddHubing. Power Bus Decoupling on Multilayer Printed Circuit Boards[J]. IEEE Transactions of Electromagnetic compatibility,1995,37(2):155-166.

[2] Todd Hubing. Effecitve Strategies for Choosing and Locating Printed Circuit Board Decoupling Capacitors[J]. Electromagnetic Compatibility,2005,47(2):632-637.

[3] 陳偉,黃秋元,周鵬.高速電路信號完整性分析與設計[M].北京:電子工業(yè)出版社,2009:194-195.

CHEN Wei,HUANG Qiuyuan,ZHOU Peng. High Speed CircuitSignal Integrity Analysis and Design[M]. Beijing:Publishing House of Electronics Industry,2009:194-195.

[4] 閻石.數(shù)字電子技術基礎[M].北京:高等教育出版社,2005:80-82.

YAN Shi. Fundamentals of Digital Electronic Technology[M]. Beijing: China Higher Education Press,2005:80-82.

[5] 王劍宇,蘇穎.高速電路設計實踐[M].北京:電子工業(yè)出版社,2010:19-20.

WANG Jianyu,SU Ying.Practice of High Speed Circuit Design[M]. Beijing: Publishing House Of Electronics Industry,2010:19-20.

[6] AVX. Surface Mount Ceramic Capacitor Products[EB/OL]. www.avx.com,2010-12-09.

[7] Howard W.Johnson.Via Inductance[EB/OL]. www.sigcon.com/Pubs/news/6_04.htm,2000-07-20.

[8] Eric Bogatin.信號完整性分析[M].北京:電子工業(yè)出版社,2005:71-98.

Eric Bogatin. Signal Integrity: Simplified[M]. Beijing: Publishing House of Electronics Industry,2005:71-98.

[9] Howard Johnson,Martin Graham. 高速數(shù)字設計[M]. 北京: 電子工業(yè)出版社,2004:5-7.

Howard Johnson,Martin Graham. High-Speed Digital Design[M]. Beijing: Publishing House of Electronics Industry,2004:5-7.

[10] 羅宇翔,俞恢春,李思雄.PCB板層布局與EMC[J].安全與電磁兼容,2003(5):39-42.

LUO Xiangyu,YU Huichun,LI Sixiong.Layout of PCB Layer and EMC[J],JournalSAFETY & EMC,2003(5):39-42.

Computation Method of Parasitic Inductance for High Speed Circuits

GU Huitao

(Navy Computing Technology Institute, Beijing100841)

Decoupling capacitors can effectively improve the power integrity of high speed circuit. To design and select suitable decoupling capacitors,kinds of parasitic inductance should be analyzed.This paper analyzes circuit board structure and the electrical current flow path of decoupling capacitors,then proposes a fast and accurate computation method for parasitic inductance. This computation method can help for decoupling capacitor design.

power system, power integrity, computation module, parasitic inductance

2016年4月10日,

2016年5月25日

谷會濤，男，博士，工程師，研究方向：信息安全及計算機體系結構。

TP393

10.3969/j.issn.1672-9722.2016.10.048