體硅CMOS集成電路抗輻射加固設計技術

米　丹，左玲玲

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體硅CMOS集成電路抗輻射加固設計技術

米丹，左玲玲

（中國電子科技集團公司第58研究所，江蘇 無錫 214035）

首先介紹了空間輻射環(huán)境，并對各種輻射效應及其損傷機理進行分析。然后對體硅CMOS集成電路的電路結構、抗輻射加固技術和版圖設計抗輻射加固技術進行探索。測試結果表明，采用版圖加固抗輻射技術可以使體硅CMOS集成電路的抗輻射性能得到明顯提升。

體硅CMOS集成電路；總劑量效應；單粒子效應；電路結構加固；版圖設計加固

1　引言

隨著航天事業(yè)的快速發(fā)展，對于集成電路的需求也日益增加。在空間環(huán)境中，包含了地磁場所俘獲的輕粒子（電子和質(zhì)子）和一些重的正離子；以及來源于銀河系或銀河系外天體的宇宙射線，其中包含了一些重的高能粒子；還有太陽耀斑的突然爆發(fā)，會產(chǎn)生大量的紫外線和X射線。這些重的高能粒子構成了宇宙空間的輻射環(huán)境。這些高能粒子會對應用于空間環(huán)境中的集成電路產(chǎn)生各種輻射效應，使集成電路的性能發(fā)生退化，導致邏輯功能錯誤甚至完全永久性損毀。對于應用于空間環(huán)境中的集成電路，必須采取抗輻射加固措施才能保證其可靠性，因此對其抗輻射加固設計技術的研究至關重要［1］。

目前，集成電路的主流工藝是體硅CMOS集成電路制造工藝，它具有靜態(tài)功耗低、電源電壓范圍寬、輸出電壓幅度無閾值損失等特點，所以本文主要對體硅CMOS集成電路的抗輻射加固技術進行研究。

2　輻射效應及損傷機理分析

在空間輻射環(huán)境中，會產(chǎn)生很多不同的輻射效應。在該領域的集成電路設計中，總劑量輻射效應（Total Ionizing Dose Effect，TID）和單粒子效應（Single EventEffect，SEE）是需要我們重點關注的兩種輻射效應。

2.1總劑量輻射效應

樣品在受輻射期間內(nèi)吸收的累積劑量稱為總劑量。總劑量輻射效應是累積劑量的電離輻射效應，是一個長期累積導致器件失效的過程。其存在的根本原因在于：集成電路的器件結構中存在SiO2層，電離輻射在SiO2中激發(fā)電子-空穴對。電子可以很快移出SiO2層，而空穴則一部分移出SiO2，一部分被SiO2層中的深空穴陷阱俘獲成為正的固定空間電荷。在正偏壓下，這些固定空間電荷比較多地集中在Si/SiO2界面附近。實際上電子也會被SiO2中的深電子陷阱俘獲形成負的空間電荷，只是數(shù)量相對少得多，在整個SiO2層中凈電荷量仍然表現(xiàn)為正電荷［1］。

在CMOS集成電路抗總劑量性能方面，有3個主要問題需要解決。首先是要抑制由總劑量輻射在CMOS晶體管柵氧化層中引入正電荷造成的閾值電壓漂移。輻射引起的CMOS晶體管閾值電壓漂移問題可以通過柵氧加固工藝來解決，而且隨著工藝關鍵特征尺寸的縮小，按等比例縮小的原則，柵氧化層的厚度也越來越薄，總劑量輻射引起閾值電壓漂移的問題得到了極大的緩解。

其次是要抑制NMOS器件柵和有源區(qū)與場區(qū)邊緣構成的邊緣寄生晶體管的源漏間漏電流?？倓┝枯椛湓谘趸瘜又挟a(chǎn)生的正電荷會導致邊緣寄生晶體管的閾值電壓降低，降到一定程度會產(chǎn)生漏到源的漏電通路，產(chǎn)生邊緣漏電流。隨著輻射劑量的增加，邊緣寄生晶體管漏電流也迅速上升，當漏電流增加到接近本征晶體管的開態(tài)電流時，晶體管會永久開啟，導致器件失效。圖1為該漏電機制沿溝寬方向的剖面示意圖。

圖1　總劑量效應引起的源/漏區(qū)域漏電沿溝寬方向的剖面示意圖

第三是要阻斷在場區(qū)下方產(chǎn)生的漏電通道，以抑制由其導致的集成電路NMOS器件之間的漏電。場氧化層本來是可以為相鄰NMOS管之間提供絕緣隔離的，但隨著輻射劑量增大，總劑量效應在場氧化層中產(chǎn)生的正電荷會使場氧化層下的襯底反型，場區(qū)的閾值進一步降低，就會產(chǎn)生場區(qū)漏電。其漏電機制如圖2所示，場氧化層下的漏電通路會延伸到鄰近NMOS管的源漏區(qū)，這將增大VDD到VSS的靜態(tài)漏電流。

2.2單粒子效應

具有一定能量的單個重離子或質(zhì)子射入集成電路，導致集成電路性能退化或功能失效的現(xiàn)象統(tǒng)稱為單粒子效應。集成電路工作在輻射環(huán)境時，高能帶電粒子穿過器件的敏感區(qū)域，由于碰撞電離，會產(chǎn)生大量的電荷。這些電荷被器件收集后，會造成器件邏輯狀態(tài)的非正常改變或者燒毀。單粒子效應是一種隨機離散的效應，它是由很多種效應綜合而成的。這些效應都是由單個粒子作用的結果，所以被統(tǒng)稱為單粒子效應。通常把單粒子效應引起的隨機、非循環(huán)、可恢復的錯誤稱之為軟錯誤，而把單粒子效應引起的永久性損傷或燒毀稱為硬錯誤。單粒子效應的分類及定義如表1所示。

圖2　總劑量效應引起的場氧下漏電示意圖

表1　單粒子效應的分類及定義

隨著工藝特征尺寸的減小，電源電壓降低、節(jié)點電容減小、器件密度不斷增加，單粒子效應對器件的影響越來越嚴重。

3　體硅CMOS集成電路的抗輻射加固技術

對于體硅CMOS集成電路而言，通常通過以下兩個方面技術對其進行抗輻射加固：電路結構抗輻射加固技術、版圖設計抗輻射加固技術。

3.1電路結構抗輻射加固技術

從電路結構設計的角度考慮提高集成電路的抗單粒子翻轉(zhuǎn)性能，最常用的方式是加入冗余電路。冗余的形式有三模冗余（TMR）、糾錯與修正（Error Detection and Correction，EDAC）等［1］。

從系統(tǒng)結構進行加固，通常采用三模冗余結構，其理論基礎是當集成電路受到單粒子的攻擊時，只會使電路網(wǎng)絡中的一部分發(fā)生錯亂，而其他部分是正常的。三模冗余結構的單粒子效應加固是將原來在電路中的1路信號變成3路信號，最后通過1個表決器將最終的信號提供給下一級電路。且只要在被分成的3路信號中有2路或以上信號有效，則輸出的信號有效。利用三模冗余加固的觸發(fā)器鏈結構如圖3所示。

圖3　三模冗余結構示意圖

三模冗余的表決電路的邏輯表達式為Y=A× B+B×C+C×A，其真值表如表2所示。

表2　三模冗余的表決電路真值表

如果某一路的觸發(fā)器鏈信號受到單粒子效應的影響而產(chǎn)生改變，而其他兩路的信號還保持正確，那么輸出結果還是正確的。三模冗余技術為空間冗余技術。

還有一種技術稱為時間冗余技術［1］。與空間冗余技術相比，時間冗余技術面積開銷低，性價比高。為消除敏感的內(nèi)部節(jié)點，在內(nèi)部饋線使用雙聯(lián)鎖的鎖存器。C單元可以阻塞由單粒子翻轉(zhuǎn)誘發(fā)的軟失效，圖4所示為C單元的原理圖。

圖4　C單元原理圖

如果兩個輸入信號是相同的邏輯值，C單元將輸入信號的反相值傳遞輸出。如果兩個輸入信號是不同的邏輯值，C單元將保持當前狀態(tài)。C單元保持狀態(tài)的特性可以阻止發(fā)生在內(nèi)部節(jié)點的單粒子翻轉(zhuǎn)，同時具有最小的硬件開銷。C單元常用于CMOS的時鐘或同步交換信號的同步器。

對于中央處理器（CPU）、數(shù)字信號處理器（DSP）、微控制器（MCU）類集成電路，也可采用錯誤檢測與糾正電路來提高其抗單粒子翻轉(zhuǎn)性能［1］。

3.2版圖設計抗輻射加固技術

由于CMOS集成電路工作在輻射環(huán)境中，受到總劑量效應和單粒子效應的影響，會引起電路的靜態(tài)漏電流增加、工作時出現(xiàn)大電流及器件燒毀等現(xiàn)象。因此，單純使用電路結構加固技術已經(jīng)不能滿足芯片的抗輻射設計要求，還需要借助版圖設計抗輻射加固技術來解決總劑量效應和單粒子閂鎖效應帶來的問題。

由于CMOS器件的邊緣存在寄生MOS管，在總劑量輻射條件下，會形成漏電通路。為消除輻射條件下形成的器件內(nèi)漏電通路，在版圖設計時考慮采用消除邊緣寄生管的方法。由于總劑量效應只會對NMOS管產(chǎn)生影響，形成漏電流，因此在版圖設計上只對NMOS管進行設計加固。

首先，可選擇的器件版圖結構是環(huán)形柵結構。環(huán)形柵結構的NMOS如圖5所示。圖中D端代表器件漏端區(qū)域，S端代表器件的源端區(qū)域，G為NMOS管的柵極，中間小方塊為接觸孔，外圍為P+注入的保護環(huán)。利用該版圖結構，消除了條形柵NMOS器件在邊緣處的寄生管，使NMOS器件的源漏之間不存在漏電通路。并且，加了P+保護環(huán)之后，對于相鄰NMOS器件之間由于總劑量效應引起場氧化層下反型導致的漏電，起到吸收作用。雖然通過環(huán)形柵結構能夠改善NMOS管在總劑量輻射條件下的漏電，但采用環(huán)形柵結構，NMOS管的寬長比受到很大限制，用此結構去實現(xiàn)倒比例或小比例的NMOS管幾乎是不可能的。

圖5　環(huán)形柵NMOS管示意圖

一種抗總劑量輻射效應的大頭條形柵NMOS管版圖加固結構，可以有效改善總劑量效應的影響。大頭條形柵結構如圖6所示，該結構利用柵和薄柵氧化層將源端和漏端隔開，消除了邊緣寄生管，從而消除了源漏之間的漏電通路。同樣，也要利用P+保護環(huán)把不同的NMOS器件隔開，防止總劑量輻射條件下場氧反型引起的器件之間的漏電。利用此版圖技術，不但可以有效減小總劑量效應對器件的影響，而且NMOS管的寬長比設置更為靈活，可以實現(xiàn)小比例管，并且比環(huán)形柵結構更省面積［2］。

圖6　大頭條形柵NMOS管示意圖

在抗輻射版圖設計時，會遇到倒比例及小比例NMOS的設計，這時可以采用一種抗總劑量輻射效應的倒比例及小比例NMOS管版圖結構，如圖7所示。在此結構中，同樣也是利用柵和薄的柵氧化層，將NMOS管的源端與漏端隔開，消除了邊緣寄生晶體管，從而消除了總劑量條件下器件源漏端之間的漏電。周圍也要采用P+保護環(huán)將不同NMOS器件隔開，保證在總劑量輻射條件下，不同器件之間不存在漏電［3］。

圖7　倒比例及小比例NMOS管示意圖

通過環(huán)形柵、大頭條形柵、倒比例及小比例NMOS管幾種特殊版圖結構設計加固技術，消除了總劑量條件下器件的漏電通路，從而有效消除了由于總劑量效應引起的漏電。

利用以上3種版圖加固技術設計的NMOS管連同普通NMOS管分別制成相同的測試電路，在不同輻射劑量條件下，靜態(tài)漏電流如表3所示。

表3　不同器件版圖結構在不同輻射劑量下的靜態(tài)漏電流

從表3可以看出，利用普通NMOS管版圖結構設計的電路，靜態(tài)漏電流隨著輻射劑量的增加大幅度增加。而采用了以上3種抗輻射加固版圖結構后，靜態(tài)漏電流隨著輻射劑量增加較小。說明上述3種抗輻射版圖設計加固技術對于抗總劑量輻射效應有效。

以上3種抗輻射加固版圖結構已經(jīng)在某款宇航用抗輻射加固發(fā)射接收電路中得到運用，經(jīng)輻射試驗，性能指標滿足抗輻射要求。

針對單粒子閂鎖效應，所能采用的版圖技術是：增加N阱中P+有源區(qū)到P阱中N+有源區(qū)之間的距離，盡可能多地增加阱的接觸孔，在NMOS管周圍加P+保護環(huán)，在PMOS管周圍加N+保護環(huán)。通過這些版圖技術進行加固，可以有效減小單粒子閂鎖效應的影響。

4　小結

航天領域要求低成本、快速響應。采用標準商用線工藝，通過設計對集成電路進行抗輻射加固，具有廣泛的應用前景，試驗結果表明，抗輻射加固版圖結構后，靜態(tài)漏電流隨著輻射劑量增加較小，有效提高了抗總劑量輻射的能力。采用這些抗輻射加固技術進行設計，通過標準商用線進行加工的電路，已經(jīng)通過抗輻射試驗的檢測，證實其抗輻射性能可以滿足航天領域的需求。

［1］韓鄭生.抗輻射集成電路概論 ［M］.北京：清華大學出版社，2011.

［2］羅靜，王棟，鄒文英，薛忠杰，周昕杰，胡永強.一種抗總劑量輻射效應的大頭條形柵NMOS管版圖加固結構：中國，201110343583［P］.2011-11-03.

［3］羅靜，徐睿，鄒文英，薛忠杰，周昕杰，胡永強.一種抗總劑量輻射效應的倒比例及小比例NMOS管版圖結構：中國，201110344706［P］.2011-11-03.

Study of Radiation Hardening Technology of Bulk CMOS Integrated Circuits

MI Dan,ZUO Lingling
（China Electronics Technology Group Corporation No.58 Research Institute，Wuxi 214035，China）

The paper overviews space radiation environment and various radiation effects and damage mechanisms to explore the radiation hardening technology in circuit structure and layout design.The test result illustrates that the radiation hardening performance of bulk CMOS integrated circuit is greatly improved.

bulk CMOS integrated circuit；total ionizing dose effect；single event effect；radiation hardening of circuit structure；radiation hardening of layout design

TN402

A

1681-1070（2016）09-0040-04

米丹（1976—），女，遼寧綏中人，畢業(yè)于西安電子科技大學微電子技術專業(yè)，東南大學工程碩士，現(xiàn)就職于中國電子科技集團公司第58研究所，從事抗輻射集成電路設計研究工作。

2016-5-20