電子戰(zhàn)中的基帶雷達信號源設(shè)計

白　玉，楊斌斌，楊承志，王 龍

(1.沈陽航空航天大學(xué)電子信息學(xué)院，遼寧 沈陽 110136；2.空軍航空大學(xué)信息對抗系，吉林 長春 130022)

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電子戰(zhàn)中的基帶雷達信號源設(shè)計

白玉1，楊斌斌1，楊承志2，王 龍2

(1.沈陽航空航天大學(xué)電子信息學(xué)院，遼寧 沈陽 110136；2.空軍航空大學(xué)信息對抗系，吉林 長春 130022)

現(xiàn)代戰(zhàn)爭中部隊信息化作戰(zhàn)的能力已經(jīng)成為戰(zhàn)爭成敗的關(guān)鍵因素，構(gòu)建高逼真度的基帶雷達信號源對于電子戰(zhàn)的指揮與訓(xùn)練具有重要意義。研究了一種基于FPGA基帶雷達信號源的設(shè)計。首先在上位機開發(fā)應(yīng)用程序，對FPGA進行參數(shù)配置，然后研究了DDS產(chǎn)生信號的原理，將關(guān)鍵的信號產(chǎn)生模塊封裝成AXI總線接口的IP核，增強了設(shè)計的靈活性和重用性，最后結(jié)合一片高速D/A芯片進行數(shù)模轉(zhuǎn)換，完成了基帶雷達信號源的設(shè)計。利用頻譜儀測試了信號源的性能指標(biāo)，實測表明整體設(shè)計符合電子戰(zhàn)中對雷達系統(tǒng)的應(yīng)用需求。

電子戰(zhàn)；FPGA；IP核；DDS；高速D/A芯片

0　引言

戰(zhàn)場電磁環(huán)境的復(fù)雜性日益加劇，要求現(xiàn)代雷達不僅要具有良好的目標(biāo)識別與超近程的探測能力，還要具備極高的距離分辨率和很強的抗干擾性能，這就要求雷達的發(fā)射信號要具備大的帶寬。用數(shù)字方法產(chǎn)生寬帶雷達信號，無論在頻率、幅度以及信號的信噪比等方面均優(yōu)于模擬方法，且具有精度高、外圍電路簡單等優(yōu)點。目前使用數(shù)字方式產(chǎn)生信號主要通過直接數(shù)字頻率合成(DDS)法[1]實現(xiàn)。例如文獻[2～3]采用DDS的思想，分別介紹了使用可編程器件CPLD和FPGA控制DDS專用芯片來產(chǎn)生線性調(diào)頻信號。文獻[4]利用FPGA提供的知識產(chǎn)權(quán)IP核資源，在FPGA芯片中調(diào)用多個DDS IP核來產(chǎn)生波形信號。

本文在上述文獻設(shè)計的基礎(chǔ)上，提出基于FPGA的專用IP核的設(shè)計思想，將關(guān)鍵的信號產(chǎn)生模塊封裝成AXI總線結(jié)構(gòu)的IP核，提高了模塊的靈活性、易用性和重用性，直接調(diào)用多個IP核來產(chǎn)生多路特定參數(shù)相關(guān)的信號，再通過并串轉(zhuǎn)換技術(shù)將其合成一路信號，最后借助ADI公司的高速D/A芯片AD9129進行數(shù)模轉(zhuǎn)換，完成基帶信號源的設(shè)計。

1　系統(tǒng)原理介紹

1.1基于DDS的信號產(chǎn)生原理

DDS是直接數(shù)字頻率合成技術(shù)的簡稱，它是一種基于相位累加結(jié)構(gòu)的信號產(chǎn)生系統(tǒng)，與其它頻率合成方法相比，它具有輸出頻率相對帶寬較寬，頻率轉(zhuǎn)換時間短，分辨率高，可編程，全數(shù)字化等一系列優(yōu)點。DDS芯片主要包括相位累加器、波形查找表、數(shù)模轉(zhuǎn)換器、低通濾波器等構(gòu)成。本文根據(jù)需求，結(jié)合DDS的原理，設(shè)計了具有二階相位累加結(jié)構(gòu)的DDS模塊，如圖1所示。并將其封裝為AXI總線結(jié)構(gòu)的IP核，在FPGA中調(diào)用該IP核來產(chǎn)生所需的雷達信號。雷達信號的一般表達式為：

(1)

式中，A(t)表示信號的時域包絡(luò)，f(t)為信號的頻率調(diào)制函數(shù)，φ(t)為信號的相位偏移調(diào)制函數(shù)。對式(1)作離散化，可得其離散形式如式(2)所示：

(2)

式中，K(n)為n時刻的調(diào)頻斜率，Ω(n)為n時刻的頻率偏移，Φ(n)為n時刻的相位偏移。通過控制這3個量，即可輸出單載頻信號、線性調(diào)頻和相位編碼等調(diào)制形式的雷達信號。

圖1　DDS 模塊結(jié)構(gòu)原理框圖

從表達式(1)中可以看出，雷達信號的調(diào)制方式不外乎幅度調(diào)制、頻率調(diào)制、相位調(diào)制、時間調(diào)制這四種或這四種調(diào)制方式的組合，幅度調(diào)制常見的是矩形脈沖調(diào)制。本文中將設(shè)計的信號源劃分為時間調(diào)制模塊(TMM)、頻率調(diào)制模塊(FMM)和相位調(diào)制模塊(PMM)這3個模塊，每個模塊分別負責(zé)產(chǎn)生時域調(diào)制控制信號、頻域調(diào)制控制信號和相位調(diào)制控制信號。通過這3個子模塊來控制DDS IP核以輸出各種調(diào)制類型的信號，并將該頂層模塊再次封裝為AXI總線結(jié)構(gòu)的IP核。該信號產(chǎn)生單元IP核的頂層結(jié)構(gòu)如圖2所示。

圖2　信號產(chǎn)生單元IP核的結(jié)構(gòu)框圖

1.2信號源的工作原理

為了使雷達系統(tǒng)達到極高的距離分辨力和很強的抗干擾性能，要求基帶雷達信號源的輸出信號具備大帶寬，本設(shè)計要求輸出信號的瞬時帶寬1000 MHz，輸出頻率范圍介于50～1000MHz之間。這就要求DA芯片的采樣速率至少在2000MHz以上，設(shè)計中選用了ADI公司具有14位DAC量化的高性能數(shù)模轉(zhuǎn)換芯片AD9129，其實時采樣率可高達2.8GHz。但FPGA無法在如此高的頻率下工作，故采用8個信號產(chǎn)生單元IP核來產(chǎn)生一路基帶雷達信號，這樣每個信號產(chǎn)生單元的工作時鐘便降低為350MHz。以寬帶線性調(diào)頻信號(WLFM)為例，假設(shè)需要輸出的WLFM信號脈寬為τ，帶寬為Β，重復(fù)周期為T，起始頻率為f0，初相為φ0，調(diào)頻斜率k為B/τ。則每個信號產(chǎn)生單元IP核的調(diào)頻斜率均相等，均為k，即：

(3)

設(shè)每路信號生成單元的初始頻率和初始相位分別為fn和φn：

(4)

(5)

為輸出能夠符合設(shè)計要求的WLFM信號，在FPGA中例化8個信號產(chǎn)生IP核，每個IP核的參數(shù)可根據(jù)式(3)～(5)進行配置。由8個IP核來產(chǎn)生信號，最后通過多通道的并串轉(zhuǎn)換技術(shù)，即可得到所需要的基帶雷達信號。

2　系統(tǒng)方案設(shè)計

2.1總體方案介紹

本文設(shè)計的基帶雷達信號源的整體結(jié)構(gòu)如圖3所示。

整個系統(tǒng)由上位機軟件部分和硬件部分組成，軟件控制界面通過在上位機Visual Studio 2012環(huán)境中編程實現(xiàn)，該軟件將需要生成的基帶雷達信號的配置參數(shù)通過PCI-e總線傳輸給FPGA中的參數(shù)配置模塊，該模塊按照式(3)～(5)解析需要生成信號的參數(shù)，給8個信號產(chǎn)生單元IP核進行參數(shù)配置以產(chǎn)生信號，在FPGA中將8個IP核產(chǎn)生的信號進行并串轉(zhuǎn)換，即可合成一路輸出頻率高達2.8GHz的信號，最后經(jīng)由DAC芯片進行數(shù)模轉(zhuǎn)換，可得到所需要的基帶雷達信號。

2.2硬件設(shè)計

本設(shè)計硬件系統(tǒng)的整體結(jié)構(gòu)，由一塊Xilinx公司高性能FPGA芯片xc7vx690t和一塊ADI公司高速D/A芯片AD9129，再加一塊時鐘芯片組成。在xc7vx690t中生成了兩個信號源產(chǎn)生模塊，每個模塊內(nèi)含4個信號生成單元，這些單元均工作在350MHz的頻率下，利用FPGA中提供的并串轉(zhuǎn)換(OSERDES)資源進行多路并串轉(zhuǎn)換，將8路信號合成兩路并行的單端信號，兩路單端信號經(jīng)過單端轉(zhuǎn)差分(OBUFDS)后轉(zhuǎn)化為兩對頻率均為700MHz的差分信號。AD9129在700MHz的數(shù)據(jù)輸入時鐘DCI的驅(qū)動下，分別從P0_D和P1_D兩個端口使用DDR模式來采集FPGA送過來的兩對差分信號，采樣后的信號被送至數(shù)據(jù)鎖存器，在外部時鐘芯片提供的2.8 GHz時鐘ADCCLK的驅(qū)動下，TxDAC核最終將鎖存器中的數(shù)據(jù)轉(zhuǎn)換為一路模擬信號進行輸出。上述工作過程如圖4所示。

AD9129使用的時鐘ADCCLK由ADI公司的時鐘芯AD9517-4提供。由其提供的2.8 GHz的時鐘經(jīng)由ADCCLK輸入到AD9129后，一路送至TxDAC核去驅(qū)動其進行高速數(shù)模轉(zhuǎn)換，一路送至其內(nèi)部的時鐘管理單元[5]。時鐘管理單元輸出一對700 MHz的差分信號DCO到FPGA，F(xiàn)PGA內(nèi)部再使用分頻模塊將DCO 2分頻作為8個信號生成單元的驅(qū)動時鐘，同時FPGA產(chǎn)生同DCO同頻的DCI，DCI作為D/A的數(shù)據(jù)輸入時鐘，送至AD9129。

2.3主要芯片介紹

本文選用的D/A芯片是ADI公司的AD9129[6]，它是一塊具有14位DAC量化的高性能數(shù)模轉(zhuǎn)換芯片，其具有雙端口接口和雙倍數(shù)據(jù)速率，以及低壓差分信號接口，可支持2.85GSPS的最大轉(zhuǎn)換速率。根據(jù)配置信息的不同，AD9129可工作在不同的工作方式下。其配置方式有兩種，一種是通過引腳來配置，另一種是通過SPI串行接口來配置。SPI串行接口配置方式通過SPI串行總線向芯片內(nèi)部寄存器寫入配置信息，該方式實現(xiàn)雖然復(fù)雜一點，但配置靈活，便于后期修改。本文中通過SPI配置方式，將AD9129配置為雙端口傳輸數(shù)據(jù)，且每個端口采用雙倍時鐘速率(DDR)來采集數(shù)據(jù)，即在DCI的上升沿和下降沿同時采集數(shù)據(jù)，這樣AD9129的數(shù)據(jù)時鐘的頻率就降為芯片時鐘的1/4，降低時鐘的傳輸頻率就意味著可以提高時鐘的質(zhì)量，也可以提高數(shù)據(jù)傳輸?shù)恼_率。

2.4軟件設(shè)計

在本設(shè)計中，使用上位機軟件對FPGA進行參數(shù)配置，上位機軟件在Visual Studio 2012環(huán)境中使用C++語言編程實現(xiàn)，其通過PCI-e總線與FPGA進行通信，當(dāng)啟動該軟件后，軟件將自動接管系統(tǒng)控制權(quán)，在軟件上對相應(yīng)的參數(shù)進行配置后，點擊發(fā)送按鍵，即可在DAC輸出端得到所需要的WLFM信號。其配置界面如圖5所示。

圖4　硬件系統(tǒng)結(jié)構(gòu)圖

圖5　上位機軟件配置界面

3　驗證與測試

3.1Matlab仿真驗證

本設(shè)計提出了在FPGA中生成多個信號生成單元來產(chǎn)生WLFM信號。為了驗證方案的可行性，使用Matlab對該方案進行了仿真驗證。通過計算及仿真，得到每個信號生成單元的配置參數(shù)，具體的仿真結(jié)果如圖6所示。

圖6　合成后的WLFM信號及其頻譜

在圖6中，上部分是將8個通道的信號合成一路信號后的WLFM信號的輸出波形，下部分是仿真得到的其頻譜圖。經(jīng)對比，合成后的信號與直接使用WLFM信號公式得到的波形數(shù)據(jù)相吻合，故而本設(shè)計提出的利用8個通道的低頻信號來合成一路高頻信號的方案完全可行。

3.2系統(tǒng)測試與分析

本文對設(shè)計后的系統(tǒng)進行了成果驗證，當(dāng)設(shè)置起始頻率為150MHz，終止頻率1050 MHz，初始相位為0Rad，重復(fù)周期為100μs，脈沖寬度為100μs時，實測得到WLFM信號的頻譜如圖7所示。

圖7　實測LFM信號的頻譜

在未濾波的情況下，從實驗截圖可看出，輸出信號的頻譜在1GHz左右，帶內(nèi)平坦度約為3dB。實測觀察到信號源輸出頻率范圍介于DC～1400MHz?？梢姡驹O(shè)計實現(xiàn)的寬帶信號源達到了設(shè)計指標(biāo)要求，滿足實際工程需求。

4　結(jié)束語

本文針對目前雷達發(fā)射信號帶寬較窄與頻率較低的問題，選用了目前最高性能FPGA芯片和最具性價比的高速D/A芯片，在FPGA中將關(guān)鍵的信號產(chǎn)生模塊封裝為AXI總線結(jié)構(gòu)的IP核，并利用其產(chǎn)生信號，通過高速D/A進行數(shù)模轉(zhuǎn)換，設(shè)計并實現(xiàn)了帶寬與頻率分別可達1GHz和1400 MHz的寬帶基帶雷達信號源。實驗表明，該設(shè)計對輸出信號的帶寬與頻率均有了較大的提升，為提高雷達發(fā)射信號的性能提供了新的思路?！?/p>

[1]Lee PS, Lee CS, Ju HL. Development of FPGA-based digital signal processing system for radiation spectroscopy[J]. Radiation Measurements, 2013,48(1):12-17.

[2]Aguirre MP, Calvino L, Valla MI. Multilevel current-source inverter withFPGA[J]. IEEE Trans． on Industrial Electronics,2013,60(1):3-10.

[3]彭昭，胡進峰. 基于FPGA的直接數(shù)字頻率合成器的優(yōu)化設(shè)計[J]. 電子世界, 2012,16(18):108,133.

[4]柳春,甘泉. 基于FPGA的雷達信號源設(shè)計[J]. 電子技術(shù)應(yīng)用，2013,39(11):47-49.

[5]唐大偉,吳瓊之. 基于高速D/A AD9739 2.5GSPS的寬帶信號源[J]. 電子設(shè)計工程，2013,21(20):45-47.

[6]ADI Corporation. AD9129 datasheet[EB/OL]. [2013-03-21]http://www.analog.com.

The design of baseband radar signal source of electronic warfare

Bai Yu1, Yang Binbin1, Yang Chengzhi2, Wang Long2

(1.School of Electronic and Information,Shenyang Aerospace University,Shenyang 110136,Liaoning,China; 2.Department of Electronic Countermeasures,Aviation University of Air Force,Changchun 130022,Jilin,China)

In the modern war, the ability of information warfare capability has become a key factor to win the war, to construct a high realistic radar signal source is of great significance for the command and training of electronic warfare.A method of baseband radar signal source based on FPGA is studied. In order to configure the parameters of FPGA, a software is developed on the host computer firstly, then the principle to generate signal by DDS is studied. Meanwhile the key signal generating module is encapsulated into the IP core of the AXI bus interface which will enhance the flexibility and reusability of the design. In the end, combined with a high-speed D/A chip to do digital to analog conversion, the design of baseband radar signal source is finished. With the spectrum analyzer, the performance of the signal source is tested, the result indicates that the design can meet the applications requirements of radar.

electronic warfare;FPGA;IP core;DDS;high-speed D/A chip

2016-03-21；2016-06-23修回。

白玉(1969-)，女，副教授，碩士，主要研究方向為嵌入式系統(tǒng)。

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