模擬IC設(shè)計(jì)的自動(dòng)化綜合流程初探

摘 要：文章源自本人長(zhǎng)期就職在模擬集成電路（nalog integratedcircuit ）設(shè)計(jì)的相關(guān)崗位上，積累了豐富的理論知識(shí)和實(shí)踐經(jīng)驗(yàn)。文章把模擬IC設(shè)計(jì)的自動(dòng)化綜合流程作為研究對(duì)象，闡述了模擬IC設(shè)計(jì)的特點(diǎn)，形成了模擬集成電路高層綜合和物理版圖綜合的設(shè)計(jì)理念，希望可以為本行業(yè)的同仁有所啟示。

關(guān)鍵詞：集成電路；設(shè)計(jì)；流程

中圖分類號(hào)：TN431 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1006-8937（2016）24-0022-02

1 概 述

隨著現(xiàn)代集成電路設(shè)計(jì)思路的逐漸開(kāi)闊，對(duì)半導(dǎo)體物質(zhì)的研究也有了較大發(fā)展，集成電路正向著巨型化的方向發(fā)展。按照美國(guó)半導(dǎo)體產(chǎn)業(yè)協(xié)會(huì)（SIA）的推測(cè)，截至2005年底，微電子工藝或許徹底具備制造工作頻率為3.S G赫茲的實(shí)力，系統(tǒng)芯片的晶體管量或?qū)⑸?.4億。到2014年芯片工作效率統(tǒng)計(jì)為13.5 GHz，規(guī)模大小達(dá)到43億個(gè)晶體管。集成電路經(jīng)歷了規(guī)模由小向大的發(fā)展歷程，在經(jīng)過(guò)了這么多年的發(fā)展之后，專用集成電路的設(shè)計(jì)思路也朝著系統(tǒng)集成的方向改變，所謂的集成就是將對(duì)應(yīng)的半導(dǎo)體原件按照優(yōu)化的結(jié)構(gòu)集合到同一芯片里，這項(xiàng)工作需要計(jì)算機(jī)輔助設(shè)計(jì)來(lái)進(jìn)行。 現(xiàn)今集成電路自動(dòng)化規(guī)劃探索及開(kāi)發(fā)的工作集中于數(shù)字電路范圍內(nèi)，產(chǎn)生部分優(yōu)秀數(shù)字的集成電路高級(jí)整體系統(tǒng)，具有極其成熟的電子規(guī)劃自動(dòng)化（EDA）的工具軟件用以完結(jié)高層次綜合的版圖等布局布線，出 現(xiàn)了SYNOPSYS、CADENCE、MENTOR等國(guó)際上著名的EDA企業(yè)。相比于成熟的數(shù)字集成電路來(lái)說(shuō)，模擬集成電路在進(jìn)行設(shè)計(jì)方面存在一定問(wèn)題，其涉及到相關(guān)各個(gè)方面還較為落后，要想能夠應(yīng)用到實(shí)際過(guò)程中，還存在一定距離。眼下眾多模擬集成電路（analog integratedcircuit）是被模擬集成電路設(shè)計(jì)專家在純手動(dòng)工藝制作的，就是運(yùn)用被簡(jiǎn)單化了的電路模型，用仿真器對(duì)電路開(kāi)展多次重復(fù)試驗(yàn)和更正，其物理版圖也是采用純手工藝?yán)L制的。傳統(tǒng)手工建設(shè)方法效率較低，不能適應(yīng)微電子工業(yè)的飛速發(fā)展。受數(shù)/?；旌霞哨呄虻挠绊?，集成電路自動(dòng)化設(shè)計(jì)，該方法的模擬研究日漸興盛，同時(shí)也成為相關(guān)研究領(lǐng)域的標(biāo)榜課題。工業(yè)界亟待有效的集成電路和數(shù)模混合設(shè)置的CAD工具，落伍的自動(dòng)化設(shè)置方式和模擬CAD工具的缺少已成為約束將來(lái)工業(yè)進(jìn)步的瓶頸。

2 模擬集成電路的設(shè)計(jì)特征

為了縮短設(shè)計(jì)時(shí)間，模擬電路的設(shè)計(jì)有人提出仿效數(shù)字集成電路標(biāo)準(zhǔn)單元庫(kù)的思想，建立一個(gè)模擬標(biāo)準(zhǔn)單元庫(kù)，但是最終是行不通的。模擬集成電路設(shè)計(jì)比數(shù)字集成電路設(shè)計(jì)要復(fù)雜的得多，模擬集成電路設(shè)計(jì)主要特征如下。

2.1 性能及結(jié)構(gòu)的抽象表述困難

數(shù)字集成電路只需處理僅有0和1邏輯變量，可以很方便地抽象出不同類型的邏輯單元，并可將這些單元用于不同層次的電路設(shè)計(jì)。數(shù)字集成電路設(shè)計(jì)可以劃分為六個(gè)層次：系統(tǒng)級(jí)、芯片級(jí)（算法級(jí)），RTL級(jí)、門級(jí)、電路級(jí)和版圖級(jí)，電路這種抽象極大地促進(jìn)了數(shù)字集成電路的設(shè)計(jì)過(guò)程，而模擬集成電路很難做出這類抽象。模擬集成電路的性能及結(jié)構(gòu)的抽象表述相對(duì)困難是目前模擬電路自動(dòng)化工具發(fā)展相對(duì)緩慢，缺乏高層次綜合的一個(gè)重要原因。

2.2 對(duì)干擾十分敏感

模擬信號(hào)處理過(guò)程中要求速度和精度的同時(shí)，模擬電路對(duì)器件的失配效應(yīng)、信號(hào)的耦合效應(yīng)、噪聲和版圖寄生干擾比數(shù)字集成電路要敏感得多。設(shè)計(jì)過(guò)程中必須充分考慮偏置條件、溫度、工藝漲落及寄生參數(shù)對(duì)電路特性能影響，否則這些因素的存在將降低模擬電路性能，甚至?xí)淖冸娐饭δ堋Ｅc數(shù)字集成電路的版圖設(shè)計(jì)不同，模擬集成電路的版圖設(shè)計(jì)將不僅是關(guān)心如何獲得最小的芯片面積，還必須精心設(shè)計(jì)匹配器件的對(duì)稱性、細(xì)心處理連線所產(chǎn)生的各種寄生效應(yīng)。在系統(tǒng)集成芯片中，公共的電源線、芯片的襯底、數(shù)字部分的開(kāi)關(guān)切換將會(huì)使電源信號(hào)出現(xiàn)毛刺并影響模擬電路的工作，同時(shí)通過(guò)襯底禍合作用波及到模擬部分，從而降低模擬電路性能指標(biāo)。

2.3 性能指標(biāo)繁雜

描述模擬集成電路行為的性能指標(biāo)非常多，以運(yùn)算放大器為例，其性能指標(biāo)包括功耗、低頻增益、擺率、帶寬、單位增益頻率、相位余度、輸入輸出阻抗、輸入輸出范圍、共模信號(hào)輸入范圍、建立時(shí)間、電源電壓抑制比、失調(diào)電壓、噪聲、諧波失真等數(shù)十項(xiàng)，而且很難給出其完整的性能指標(biāo)。在給定的一組性能指標(biāo)的條件下，通?？赡苡卸鄠€(gè)模擬電路符合性能要求，但對(duì)其每一項(xiàng)符合指標(biāo)的電路而言，它們僅僅是在一定的范圍內(nèi)對(duì)個(gè)別的指標(biāo)而言是最佳的，沒(méi)有任何電路對(duì)所有指標(biāo)在所有范圍內(nèi)是最佳的。

2.4 建模和仿真困難

盡管模擬集成電路設(shè)計(jì)已經(jīng)有了巨大的發(fā)展，但是模擬集成電路的建模和仿真仍然存在難題，這迫使設(shè)計(jì)者利用經(jīng)驗(yàn)和直覺(jué)來(lái)分析仿真結(jié)果。模擬集成電路的設(shè)計(jì)必須充分考慮工藝水平，需要非常精確的器件模型。器件的建模和仿真過(guò)程是一個(gè)復(fù)雜的工作，只有電路知識(shí)廣博和實(shí)踐經(jīng)驗(yàn)豐富的專家才能勝任這一工作。目前的模擬系統(tǒng)驗(yàn)證的主要工具是SPICE及基于SPICE的模擬器，缺乏具有高層次抽象能力的設(shè)計(jì)工具。模擬和數(shù)?；旌闲盘?hào)電路與系統(tǒng)的建模和仿真是急需解決的問(wèn)題，也是EDA研究的重點(diǎn)。

VHDL-AMS已被 IEEE定為標(biāo)準(zhǔn)語(yǔ)言 ，其去除了現(xiàn)有許多工具內(nèi)建模型的限制，為模擬集成電路開(kāi)拓了新的建模和仿真領(lǐng)域。

2.5 拓?fù)浣Y(jié)構(gòu)層出不窮

邏輯門單元可以組成任何的數(shù)字電路，這些單元的功能單一，結(jié)構(gòu)規(guī)范。模擬電路的則不是這樣，沒(méi)有規(guī)范的模擬單元可以重復(fù)使用。

3 模擬IC的自動(dòng)化綜合流程

模擬集成電路自動(dòng)綜合是指根據(jù)電路的性能指標(biāo)，利用計(jì)算機(jī)實(shí)現(xiàn)從系統(tǒng)行為級(jí)描述到生成物理版圖的設(shè)計(jì)過(guò)程。在模擬集成電路自動(dòng)綜合領(lǐng)域，從理論上講，從行為級(jí)、結(jié)構(gòu)級(jí)、功能級(jí)直至完成版圖級(jí)的層次的設(shè)計(jì)思想是模擬集成電路的設(shè)計(jì)中展現(xiàn)出最好的前景。將由模擬集成電路自動(dòng)化綜合過(guò)程分為兩個(gè)過(guò)程。

模擬集成電路的高層綜合、物理綜合。在高層綜合中又可分為結(jié)構(gòu)綜合和電路級(jí)綜合。由系統(tǒng)的數(shù)學(xué)或算法行為描述到生成抽象電路拓?fù)浣Y(jié)構(gòu)過(guò)程稱為結(jié)構(gòu)級(jí)綜合，將確定電路具體的拓?fù)浣Y(jié)構(gòu)和確定器件尺寸的參數(shù)優(yōu)化過(guò)程稱為電路級(jí)綜合。而把器件尺寸優(yōu)化后的電路圖映射成與工藝相關(guān)和設(shè)計(jì)規(guī)則正確的版圖過(guò)程稱為物理綜合。模擬集成電路自動(dòng)化設(shè)計(jì)流程，如圖1所示。

3.1 模擬集成電路高層綜合

與傳統(tǒng)手工設(shè)計(jì)模擬電路采用自下而上（Bottom-up）設(shè)計(jì)方法不同，模擬集成電路CAD平臺(tái)努力面向從行為級(jí)、結(jié)構(gòu)級(jí)、功能級(jí)、電路級(jí)、器件級(jí)和版圖級(jí)的（Top-down）的設(shè)計(jì)方法。在模擬電路的高層綜合中，首先將用戶要求的電路功能、性能指標(biāo)、工藝條件和版圖約束條件等用數(shù)學(xué)或算法行為級(jí)的語(yǔ)言 描述 。

目前應(yīng)用的SPICE、MAST、SpectreHDL或者不支持行為級(jí)建模，或者是專利語(yǔ)言，所建模型與模擬環(huán)境緊密結(jié)合，通用性差，沒(méi)有被廣泛接受。IEEE于1999年3月正式公布了工業(yè)標(biāo)準(zhǔn)的 數(shù) /模硬件描述語(yǔ)言VHDL-AMS。VHDL-1076.1標(biāo)準(zhǔn)的出現(xiàn)為模擬電路和混合信號(hào)設(shè)計(jì)的高層綜合提供了基礎(chǔ)和可能。VHDL一AMS是VHDL語(yǔ)言的擴(kuò)展，重點(diǎn)在模擬電路和混合信號(hào)的行為級(jí)描述，最終實(shí)現(xiàn)模擬信號(hào)和數(shù)?；旌闲盘?hào)的結(jié)構(gòu)級(jí)描述、仿真和綜合125，28]。為實(shí)現(xiàn)高層次的混合信號(hào)模擬，采用的辦法是對(duì)現(xiàn)有數(shù)字HDL的擴(kuò)展或創(chuàng)立新的語(yǔ)言，除VHDL.AMS以外，其它幾種模擬及數(shù)/?；旌闲盘?hào)硬件描述語(yǔ)言的標(biāo)準(zhǔn)還 有MHDL和Verilog-AMS。

3.2 物理版圖綜合

高層綜合之后進(jìn)入物理版圖綜合階段。物理綜合的任務(wù)是從具有器件尺寸的電路原理圖得到與工藝條件有關(guān)和設(shè)計(jì)規(guī)則正確的物理版圖。由于模擬電路的功能和性能指標(biāo)強(qiáng)烈地依賴于電路中每一個(gè)元件參數(shù)，版圖寄生參數(shù)的存在將使元件參數(shù)偏離其設(shè)計(jì)值，從而影響電路的性能。需要考慮電路的二次效應(yīng)對(duì)電路性能的影響，對(duì)版圖進(jìn)行評(píng)估以保證寄生參數(shù)、器件失配效應(yīng)和信號(hào)間的禍合效應(yīng)對(duì)電路特性能影響在允許的范圍內(nèi)?；趦?yōu)化的物理版圖綜合在系統(tǒng)實(shí)現(xiàn)時(shí)采用代價(jià)函數(shù)表示設(shè)計(jì)知識(shí)和各種約束條件，對(duì)制造成本和合格率進(jìn)行評(píng)估，使用模擬退火法來(lái)獲取最佳的物理版圖?；谝?guī)則的物理版圖綜合系統(tǒng)將模擬電路設(shè)計(jì)專家的設(shè)計(jì)經(jīng)驗(yàn)抽象為一組規(guī)則，并用這些規(guī)則來(lái)指導(dǎo)版圖的布線布局。在集成電路物理綜合過(guò)程中，在保證電路性能的前提下，盡量降低芯片面積和功耗是必要的。同時(shí)應(yīng)當(dāng)在電路級(jí)綜合進(jìn)行拓?fù)溥x擇和優(yōu)化器件尺寸階段對(duì)電路中各器件之間的匹配關(guān)系應(yīng)用明確的要求，以此在一定的拓?fù)浼s束條件下來(lái)指導(dǎo)模擬集成電路的版圖綜合。

4 結(jié) 語(yǔ)

模擬電路設(shè)計(jì)被認(rèn)為是一項(xiàng)知識(shí)面廣，需多階段和重復(fù)多次設(shè)計(jì)，常常要求較長(zhǎng)時(shí)間，而且設(shè)計(jì)要運(yùn)用很多的技術(shù)。在模擬電路自動(dòng)綜合設(shè)計(jì)中，從行為描述到最終的版圖過(guò)程中，還需要用專門的CAD工具從電路版圖的幾何描述中提取電路信息過(guò)程。除電路的固有器件外，提取還包括由版圖和芯片上互相連接所造成的寄生參數(shù)和電阻。附加的寄生成分將導(dǎo)致電路特性惡化，通常會(huì)帶來(lái)不期望的狀態(tài)轉(zhuǎn)變，導(dǎo)致工作頻率范圍的縮減和速度性能的降低。因此投片制造前必須經(jīng)過(guò)電路性能驗(yàn)證，即后模擬階段，以保證電路的設(shè)計(jì)符合用戶的性能要求。正式投片前還要進(jìn)行測(cè)試和SPICE模擬，確定最終的設(shè)計(jì)是否滿足用戶期望的性能要求。高層綜合和物理綜合從不同角度闡述了模擬集成電路綜合的設(shè)計(jì)任務(wù)。電路的拓?fù)溥x擇和幾何尺寸可以看成電路的產(chǎn)生方面，物理版圖綜合得到模擬集成電路的電路版圖，可以認(rèn)為電路的幾何設(shè)計(jì)方面。

參考文獻(xiàn)：

[1] 余俊興.模擬IC設(shè)計(jì)的自動(dòng)化綜合流程初探[J].中外企業(yè)家，2015，（17）.