一種高效DDC技術(shù)的研究與實現(xiàn)

［龔鑫 李華會 馮曉東］

一種高效DDC技術(shù)的研究與實現(xiàn)

［龔鑫 李華會 馮曉東］

數(shù)字下變頻（Digital Down Converter， DDC）是軟件無線電的關(guān)鍵技術(shù)之一。在分析傳統(tǒng)數(shù)字下變頻原理的基礎(chǔ)上，給出了一種基于多相濾波器的數(shù)字下變頻設(shè)計方案?；赬ilinx FPGA開發(fā)平臺對方案進行編程實現(xiàn)，借助ModelSim SE 10.1a和MATLAB對方案進行仿真驗證。同時對兩種方案占用的資源進行了比較，結(jié)果表明本文方案比傳統(tǒng)DDC有更好的實現(xiàn)效率。

數(shù)字下變頻 軟件無線電 多相濾波器 FPGA

龔 鑫

重慶郵電大學通信與信息工程學院在讀碩士生，研究方向數(shù)字信號處理。

李華會

重慶郵電大學通信與信息工程學院在讀碩士生，研究方向測向算法。

馮曉東

重慶郵電大學，重慶會凌電子新技術(shù)有限公司，高級工程師，研究方向為現(xiàn)代通信與雷達中的頻率捷變技術(shù)與聲表面波直接頻率合成器。

1　引言

軟件無線電的基本思想是構(gòu)造一個通用的硬件平臺，將各種通信功能通過軟件控制來實現(xiàn)。這就擺脫了傳統(tǒng)無線電面向硬件的設(shè)計方式，很大程度上提高開發(fā)效率［1］。作為軟件無線電的關(guān)鍵技術(shù)，DDC被廣泛應(yīng)用于現(xiàn)代無線通信領(lǐng)域中，DDC模塊位于AD采樣模塊之后，其功能是把高速數(shù)字信號轉(zhuǎn)化成低速數(shù)字信號，以便后續(xù)模塊對信號進行實時處理。

隨著半導(dǎo)體工藝的發(fā)展，F(xiàn)PGA的性能也有了很大的提升，其并行處理能力增強的同時功耗也得到了降低。而且基于FPGA編程開發(fā)周期短，可以靈活地升級和擴展，這使得FPGA非常適合處理寬帶高速信號，很好地體現(xiàn)了軟件無線電的優(yōu)點。

2　傳統(tǒng)數(shù)字下變頻原理

傳統(tǒng)DDC方案如圖1所示，主要包括混頻和抽取濾波兩部分。其原理為中頻模擬信號經(jīng)過A/D采樣后變成數(shù)字信號，然后與數(shù)字振蕩器（NCO）產(chǎn)生的正余弦波相乘進行正交混頻，把基帶信號搬移到零中頻，混頻信號經(jīng)過抽取濾波，最后輸出較低速率的 I（n）和Q（n）兩路基帶信號［5］。

從圖1可以看出，傳統(tǒng)DDC中NCO混頻和低通抽取濾波需要進行大量的運算，這將占用大量的FPGA資源。

圖1　傳統(tǒng)DDC原理框圖

當FPGA資源不是很充足時，傳統(tǒng)DDC方案已經(jīng)不再適用。為克服傳統(tǒng)DDC的不足，本文設(shè)計了一種基于多相濾波器的數(shù)字下變頻方案，該方案無需NCO混頻模塊，乘法運算比較少，具有較高的實現(xiàn)效率。

3　多相濾波器下變頻原理

設(shè)中頻模擬信號表達式為：

根據(jù)帶通采樣定理可知，采樣頻率和信號頻率的關(guān)系如式（2）所示：

經(jīng)采樣后，信號的離散序列為：

式中n=0,1,2,...，，

xI（n）=a（ n）cos?（n）。由公式（3）可得xI（n）和xQ（n）相互正交。

聯(lián)合公式（2）和公式（3）可得：

整理可得：

由式（5）可得，采樣后的信號分成了奇偶兩路，變成2倍抽取序列。然后對相應(yīng)的點進行取反操作，由于I路和Q路信號是正交的，二者相差一個采樣周期，需采用時延濾波器進行校正。濾波器系統(tǒng)函數(shù)需要滿足式（6）的關(guān)系。

結(jié)合上述理論推導(dǎo)，可得出基于多相濾波器的正交下變頻結(jié)構(gòu)如圖 2 所示。從圖 2 中可以看出，該結(jié)構(gòu)不需要混頻，而且各支路濾波器為原型濾波器的子濾波器，濾波器階數(shù)將下降很多，從而使運算量得到大幅下降。

圖2　基于多相濾波器的DDC框圖

本文利用MATLAB 的FDATOOL設(shè)計一個64階原型濾波器，抽取因子為4。這時原型濾波器可分為4個子濾波器，每個子濾波器16階。

4　FPGA仿真結(jié)果

系統(tǒng)采用Analog公司的AD9255模數(shù)轉(zhuǎn)換芯片，該芯片輸出數(shù)據(jù)位寬為14bit，具有采樣速率快，功耗低等特點。FPGA采用Xilinx公司的Artix7系列的xc7a200tfbg484-2芯片，采樣時鐘為32MHz。用MATLAB產(chǎn)生中心頻率為20MHz，帶寬為2MHz的線性調(diào)頻信號，將信號數(shù)據(jù)量化后寫入文本文件中。利用FPGA加載信號數(shù)據(jù)，分別采用傳統(tǒng)方案和多相濾波器方案完成信號的數(shù)字下變頻，聯(lián)合ModelSim SE 10.1a 對DDC的功能進行仿真，分析兩者的資源消耗情況。表1對兩種方案所需資源進行了比較，結(jié)果表明：多相濾波器方案的DDC在FPGA中實現(xiàn)所需的資源減少。

把FPGA中FIR輸出的數(shù)據(jù)導(dǎo)入MATLAB中可得下變頻后信號的幅頻特性圖如圖5所示。

結(jié)合圖3、4、5可以看出，本設(shè)計方案準確完成了1MHz信號的數(shù)字下變頻。達到了預(yù)期的效果。

圖3　仿真信號幅頻特性圖

圖4　信號數(shù)字下變頻波形圖

圖5　下變頻后的信號幅頻特性圖

表1　兩種方案的DDC所用資源對比

5　結(jié)語

本文基于FPGA設(shè)計了一種數(shù)字下變頻的方案，設(shè)計方案采用高效濾波器進行抽取濾波，可以節(jié)省一定的資源。同時，大部分模塊的實現(xiàn)采用了Xilinx IP Core，簡化設(shè)計流程和縮短開發(fā)時間。從最后的結(jié)果可以看出本設(shè)計方案是正確可行的，可以應(yīng)用于數(shù)字中頻接收機中，具有良好的應(yīng)用前景。

1 楊小牛， 樓才義， 徐建良. 軟件無線電原理與應(yīng)用［M］.北京：電子工業(yè)出版社， 2001

2 徐小明， 蔡燦輝. 基于 FPGA 的數(shù)字下變頻 （DDC）設(shè)計［J］.通信技術(shù)， 2011， 44（10）： 19-21

3陳斌， 杜仲， 周世君， 等. 一種基于 FPGA 的數(shù)字下變頻算法設(shè)計［J］. 電視技術(shù)， 2011， 35（13）： 22-24

4 羅琳. 基于FPGA的數(shù)字下變頻的研究與分析［D］. 西安： 西安電子科技大學， 2013

5 蘇曉曉. 數(shù)字化接收機的FPGA設(shè)計［D］. 哈爾濱： 哈爾濱工業(yè)大學， 2012

6 Xinlinx Inc， LogiCORE IP FIR Compiler v6.3 DS794， March 1， 2011

7 Xinlinx Inc， LogiCORE IP CIC Compiler v3.0 DS845， June 22， 2011

10.3969/j.issn.1006-6403.2016.06.014

（2016-05-22）