能量可雙向流動變頻調(diào)速設備的集成控制器

張凱，楊兵紅，厲成元，陸桂軍，楊燕（.天津電氣科學研究院有限公司，天津 30030；.天津市成套工程管理有限公司，天津 3009；）

能量可雙向流動變頻調(diào)速設備的集成控制器

張凱1，楊兵紅2，厲成元1，陸桂軍1，楊燕1
（1.天津電氣科學研究院有限公司，天津 300301；2.天津市成套工程管理有限公司，天津 300191；）

介紹了一種基于FPGA+DSP結構，適用于能量可雙向流動變頻調(diào)速設備中AFE整流部分和逆變部分的集成控制器?？刂破鞑捎媚K化設計，易于使用和維護，有很強的運算和控制性能。闡述了控制器中通訊和主控制部分的硬件實現(xiàn)方案，試驗表明，該控制器具有良好的控制效果和可靠性。

控制器；現(xiàn)場可編程門陣列；數(shù)字信號處理器

近年來，大功率變頻調(diào)速設備在冶金、石化、電力、牽引等工業(yè)領域得到了廣泛應用，推廣使用變頻調(diào)速設備成為提高生產(chǎn)效率、節(jié)能減排的重要措施之一。在提升、軋鋼等應用場合，都有將再生能量回饋到電網(wǎng)的需求，此時變頻器的整流部分就可以采用AFE。采用AFE的變頻調(diào)速系統(tǒng)具有網(wǎng)側(cè)功率因數(shù)接近于1，能量雙向流動，可4象限運行等優(yōu)點。采用中點鉗位三電平拓撲的變頻調(diào)速系統(tǒng)參見圖1。

1　控制器結構

圖1　采用AFE整流器的變頻調(diào)速系統(tǒng)拓撲結構Fig.1　Topology ofvariable frequency speed regulation system with AFE

本文設計了一種基于ALTERA FPGA和TI DSP的集成控制器，用于圖1中整流器及逆變器的控制。FPGA和DSP相結合的硬件架構充分發(fā)揮了這兩種處理器的優(yōu)勢，使控制器的運算速度、控制能力、實時性和穩(wěn)定性都得到了提高；控制器加入了多種通訊功能，使其成為功能強大的通用控制核心。

本控制器采用模塊化設計，控制器機箱內(nèi)共安裝4種板卡，分別是主控制板、信號調(diào)理板、通訊板和光纖IO板?？刂破骺赏ㄟ^以太網(wǎng)口，Profibus-DP接口，串口，USB（HOST/DEVICE）等多種接口與外部通訊。

主控制板是控制器的核心，由ALTERA公司的EP4CE55和TI公司的TMS320C28346組成，主要完成高速算術運算、復雜邏輯運算及控制、生成PWM信號、轉(zhuǎn)速檢測等功能；信號調(diào)理板將電壓、電流等信號變換到合適電壓供AD轉(zhuǎn)換；通訊板主要完成控制核心與外部通信的任務；光纖IO板通過其上的光纖接口完成主控制板IO的擴展。與控制器連接的還有用于電壓信號采集的電壓采集板；用于過壓、過流、IGBT故障、就緒指示等信號輸入、輸出的開入、開出板；用于電機轉(zhuǎn)速和位置測量的碼盤信號板及用于輔助測試的模入、模出板等?？刂葡到y(tǒng)框圖參見圖2。

圖2　控制系統(tǒng)框圖Fig.2　Block diagram of control system

2　控制器設計

2.1通訊板

通訊板用于實現(xiàn)控制器與外部設備通信。通訊板提供了2個RS232接口（其中1個連接液晶屏）、1個Profibus-DP從站接口、1個USB DEVICE接口和1個USB HOST接口。

通訊板的控制芯片選用ARM微控制器STM 32 F103。Profibus-DP接口電路由STM 32F103和DP協(xié)議專用芯片VPC3+C及RS485收發(fā)芯片ADM 2486構成。ADM 2486采用磁耦合隔離，傳輸速率可達20Mb/s，滿足Profibus-DP的傳輸速率要求。VPC3+C是Profichip公司生產(chǎn)的一款帶有8位微處理器接口的通訊芯片，集成了Profibus-DP協(xié)議，內(nèi)部集成4 KB的雙口RAM，支持DPV0，DPV1，DPV2，適用于智能Profibus-DP從站。VPC3+C與處理器間有4種接口模式：同步/異步的Intel模式，同步/異步的Motorola模式［1］。本文采用異步 Intel模式，STM 32F103的FSMC數(shù)據(jù)總線與地址總線分離，VPC3+C相當于其外部RAM。設計中使用了2 K Byte RAM模式，STM 32F103通過片選信號NE1，讀信號NOE，寫信號NEW，中斷信號DP_XINT，復位信號DP_RST等控制VPC3+C完成與ARM間的數(shù)據(jù)傳輸。相關電路參見圖3。DP從站地址的設置利用連接到STM32F103的撥碼開關實現(xiàn)。

圖3　VPC3+C與STM32F103接口電路Fig.3　Interface circuit of VPC3+C and STM32F103

STM 32F103片上有1個USB DEVICE接口，該接口符合USB2.0設備的技術規(guī)范，可支持USB全速（FS 12Mbit/s）通信。USB DEVICE電路參見圖4，USB_DP和USB_DN分別連至STM 32F103的USBDP和USBDM。

圖4　USBDEVICE接口電路Fig.4　Interface circuit of USB DEVICE

考慮到控制器有USB HOST需求，本文利用USB文件管理控制芯片CH376擴展了STM 32F103 的USB HOST功能，STM 32F103通過控制CH376，可在外部的存儲設備如U盤中創(chuàng)建.txt文件，把控制器重要的操作日志及監(jiān)測數(shù)據(jù)寫入其中。CH376芯片內(nèi)置了USB通訊協(xié)議的基本固件及處理Mass-Storage海量存儲設備的專用通訊協(xié)議固件，編程簡單，支持的文件系統(tǒng)包括FAT12，F(xiàn)AT16，F(xiàn)AT32。該芯片提供了3種通訊接口與處理器相連：2Mb速度的8位并口、2Mb/24 MHz速度的SPI接口和3Mb/s速度的異步串口。異步串口方式與處理器間連線最少，且串行數(shù)據(jù)格式是標準的字節(jié)傳輸模式，包括1個起始位、8個數(shù)據(jù)位和1個停止位，通訊波特率可由硬件電路設置也可隨時由處理器通過命令設置［2］。本文選用異步串口，USB HOST電路參見圖5，USBH_TXD和 USBH_RXD分 別 連 接 到STM 32F103的USART2_RX和USART2_TX管腳，另外CH376的復位輸入管腳RSTI和中斷請求輸出管腳INT#也分別連接到STM 32F103上。因USB設備的內(nèi)部一般都有去耦電容，為避免USB設備插入USB HOST插座時過大的充電電流，在USBHOST插座電源上串接了限流電阻（圖5中的R25），確保USB電源電壓恒定并保護USB設備。

圖5　USBHOST接口電路Fig.5　Interface circuit of USB HOST

2.2主控制板

2.2.1主控制板整體設計

主控制板使用了1片EP4CE55 FPGA和1片TMS320C28346 DSP，用于邏輯控制和算術運算。TMS320C28346是一款32位浮點DSP，片載RAM存儲器258 K×16 bit，主頻可達300MHz。EP4CE55 FPGA內(nèi)部的嵌入式存儲器由M 9K存儲器模塊組成，利用M 9K存儲器模塊，在FPGA內(nèi)創(chuàng)建了具有兩側(cè)獨立讀、寫使能信號的雙口RAM，DSP與FPGA之間及通訊板ARM與FPGA之間通過總線，利用雙口RAM互相通信。設計中雙口RAM兩側(cè)的讀、寫使能信號RD，WR均為低有效，復位信號RESET為高有效，雙口RAM符號參見圖6。高性能DSP與FPGA相結合，充分發(fā)揮了二者優(yōu)點，使系統(tǒng)的處理速度和實時性大大提高，同時DSP與FPGA系統(tǒng)結構靈活，適合程序的模塊化設計，提高了算法效率，縮短了產(chǎn)品開發(fā)周期［3］。

圖6　雙口RAM符號文件Fig.6　DualRAM symbol file

主控制板上的對外通訊接口主要有RS232串口，100 Mb/s光纖以太網(wǎng)口和10Mb/s光纖輸入、輸出口。DSP通過RS232串口與上位機通信，完成DSP應用程序下載、參數(shù)設置、在線狀態(tài)顯示等任務。光纖以太網(wǎng)口用于兩控制器間高速通信。光纖輸出口用于輸出整流或逆變的PWM信號。

此外，主控制板還負責AD轉(zhuǎn)換。AD轉(zhuǎn)換芯片采用兩階Δ-Σ調(diào)制器ADS1204，變頻系統(tǒng)中需采樣的電壓、電流信號調(diào)理到合適范圍內(nèi)后，輸入到ADS1204，其輸出的數(shù)據(jù)流經(jīng)過FPGA濾波、抽取處理后得到需要的數(shù)字量。因板上運放等模擬部分的信號抗干擾能力較弱，而數(shù)字信號中含有大量諧波，很容易干擾到模擬信號，為降低噪聲干擾，在PCB設計時，把運放等模擬器件放在板上的邊緣位置與DSP，F(xiàn)PGA等數(shù)字器件分開布局，并相應把模擬地與數(shù)字地分隔開，避免模擬信號受到影響。

主控制板結構參見圖7。

圖7　主控制板結構框圖Fig.7　Structure block diagram of main control board

2.2.2主控制板電源

主控制板上，共使用了5種電源電壓：FPGA與DSP內(nèi)核的1.2 V電壓，DSP內(nèi)部PLL/振蕩器的1.8 V電壓，F(xiàn)PGA內(nèi)部PLL的2.5 V電壓，F(xiàn)PGA 與DSP外圍I/O的3.3V電壓及用于其它的5V電壓。板上5V電壓由外部24V電源經(jīng)信號調(diào)理板上的電源模塊生成，供主控制板、通訊板和光纖IO板使用。主控制板上的1.2V，1.8V，2.5V，3.3V電壓均由5V電壓經(jīng)過可調(diào)節(jié)電源模塊或LDO產(chǎn)生。

EP4CE55和TMS320C28346對不同電源的上電順序無特別要求［4-5］，但外圍I/O 3.3V電壓先于內(nèi)核1.2V電壓上電時，可能使TMS320C28346 I/O引腳的晶體管輸出緩沖區(qū)被提前打開，造成引腳上的毛刺脈沖。為避免這種情況發(fā)生，1.2V電壓應早于或同步于3.3V電壓上電，確保外圍I/O電壓達到0.7V前，內(nèi)核電壓已達到0.7V［5］。設計采用TI具有AutoTrack排序動能的可調(diào)節(jié)電源模塊PTH08T230W和LDOTPS74301。1.2V電壓和3.3 V電壓由PTH08T230W產(chǎn)生，1.8V電壓和2.5V電壓由TPS74301產(chǎn)生，PTH08T230W的Track管腳與5V監(jiān)控芯片TPS3828-50的輸出腳----------RESET相連，TPS74301的 Track管腳通過分壓電阻與PTH08T230W產(chǎn)生的3.3V相連。排序功能可使上電時各電源模塊或LDO的輸出電壓同時跟隨外部電壓信號上升，保證了1.2V先達到穩(wěn)定，3.3V后達到穩(wěn)定，避免毛刺脈沖產(chǎn)生。為減小數(shù)字信號狀態(tài)變換在電源上產(chǎn)生的瞬變噪聲電壓，在各電源模塊或LDO的輸出端都放置了合適容值的去耦電容。

2.2.3DSP外圍電路

DSP的外圍電路包括時鐘，F(xiàn)LASH和FRAM，RS232串口，電壓監(jiān)控及JATG等。時鐘電路使用了DSP內(nèi)部振蕩電路，在芯片外連接1個無源20MHz晶振和2個33 pF電容，電路結構簡單節(jié)省了PCB空間。

DSP外部存儲器采用具有SPI接口的128Mb FLASH M 25P128和256 Kb FRAM FM 25V02，占用了DSP內(nèi)部的2個SPI模塊。因TMS320C28346沒有內(nèi)部的FLASH，其程序只能存放在外部FLASH中，SPI接口的FLASH即是用于存放DSP程序。FRAM和EEPROM類似，但FRAM的讀寫操作速度更快，可無限次擦寫，并且低功耗，因此選擇FRAM用于存儲設置的參數(shù)。

為保證主控制板正常工作，板上設置了電壓監(jiān)控電路，分別監(jiān)控上述5路電源電壓。當某一電壓低于設定值后，電壓監(jiān)控信號PWR_RST_B輸出低電平到指定的FPGA IO管腳和FLASH，F(xiàn)RAM寫保護端。FPGA處理完相應的保護程序后，拉低復位信號RST_B對DSP復位，達到系統(tǒng)安全復位的目的。

2.2.4FPGA外圍電路

FPGA外圍電路包括時鐘電路，JATG電路，配置電路及以太網(wǎng)電路。FPGA時鐘電路使用了獨立的40MHz有源晶振。

由于FPGA使用SRAM單元存儲配置數(shù)據(jù)，SRAM內(nèi)存的易失性導致數(shù)據(jù)在掉電后自動消失，因此每次上電后都必須把配置數(shù)據(jù)下載到FPGA中，F(xiàn)PGA才能正常工作。CycloneIV系列FPGA有以下幾種配置方式：主動串行（AS），主動并行（AP），被動串行（PS），快速被動并行（FPP）及JATG邏輯方式。其中AS配置電路簡單，配置芯片與FPGA之間只有串行時鐘、串行數(shù)據(jù)輸入、串行數(shù)據(jù)輸出和片選4個信號互連。本文的FPGA配置電路選用了AS配置，配置芯片為EPCS64，QuartusⅡ軟件編譯生成的文件通過JATG燒寫到配置芯片中，每次FPGA重新上電后，配置芯片利用AS方式自動把數(shù)據(jù)下載到FPGA中。

本文使用獨立的物理層收發(fā)器PHY芯片實現(xiàn)了以太網(wǎng)接口電路，即采用FPGA+PHY的方案，以太網(wǎng)MAC子層協(xié)議在FPGA中實現(xiàn)，通過IEEE802.3標準定義的介質(zhì)無關接口M II與PHY芯片連接，由FPGA作為以太網(wǎng)控制器控制PHY芯片完成網(wǎng)絡數(shù)據(jù)幀收發(fā)。物理層收發(fā)器選用TI的雙路PHY芯片DP83849ID。該芯片支持銅線傳輸TX模式和光纖傳輸FX模式，具有10Mb/s 和100Mb/s兩種傳輸速率及半雙工和全雙工兩種工作方式。本文的以太網(wǎng)選擇了100Mb/s全雙工的FX模式。以太網(wǎng)收發(fā)器使用AVAGO的AFBR-5972Z，其通信速率可達100Mb/s滿足設計需求，AFBR-5972Z通過塑料光纖（POF）傳輸數(shù)據(jù)，可避免在使用銅線傳輸中常出現(xiàn)的電磁干擾、串擾和電氣接地問題。以太網(wǎng)接口電路參見圖8。

圖8　光纖以太網(wǎng)接口電路Fig.8　Interface circuit of fiber ethernet

2.3控制器軟件

控制器中FPGA程序采用層次化、模塊化的思想，底層常用的運算類、控制類、邏輯類等基礎模塊程序，使用VHDL語言編寫，為方便調(diào)用對一些參量進行參數(shù)化，經(jīng)仿真驗證后封裝成符號文件（symbol files）的形式見圖6，對外只具有輸入、輸出端口和參數(shù)，編程時可根據(jù)需要實現(xiàn)的功能由基礎模塊程序的符號文件連接成原理圖文件并將其再封裝成符號文件，最終的頂層程序由各符號文件連接而成，同時添加了約束。層次化、模塊化的編程風格易于分工協(xié)作和仿真測試，也使FPGA程序具有良好的可讀性和重用性。

DSP程序由系統(tǒng)程序和用戶應用程序構成。系統(tǒng)程序基于“運行前調(diào)度”思想開發(fā)，實現(xiàn)算法模塊執(zhí)行和調(diào)度、在線更改參數(shù)、傳輸系統(tǒng)狀態(tài)數(shù)據(jù)、外設管理和驅(qū)動、監(jiān)測DSP負荷及線程實時狀態(tài)等功能。內(nèi)核運行效率高，各時間片的執(zhí)行時間確切、可控。

DSP用戶應用程序通過自主研發(fā)的圖形化開發(fā)工具編程，圖形化編程具有使用方便、直觀易懂等優(yōu)點，可大大縮短控制器代碼的開發(fā)周期。在圖形化開發(fā)環(huán)境中，可按照實際需求設置DSP中斷處理時間、通訊端口和波特率，新建工程后，根據(jù)變頻調(diào)速系統(tǒng)的要求通過添加、修改、刪除、連線等操作，使用基本的功能模塊（如通信類、邏輯類、運算類等）和各種專用功能塊，搭建成所需要的程序功能圖，將功能圖編譯后，下載到DSP外部的FLASH中，完成DSP的應用程序設計。在圖形化開發(fā)環(huán)境中，可根據(jù)需要修改模塊輸入端的參數(shù)值，還可實時在線監(jiān)測程序各部分的運行情況，例如負載轉(zhuǎn)速計算、PI調(diào)節(jié)、故障字等程序塊的運行狀態(tài)。

3　試驗結果

為驗證上述集成控制器，搭建如圖1所示主回路試驗平臺，異步電機額定功率7.5 kW，額定電壓380 V，額定頻率50 Hz，額定轉(zhuǎn)速960 r/m in。變頻器為IGBT三電平拓撲，額定直流母線電壓572V，交流側(cè)額定電流50A。

試驗時首先在轉(zhuǎn)速5%情況下突加60%負載，然后升速至100%，穩(wěn)定運行一段時間后卸載。試驗波形如圖9所示，圖9中示波器通道1，2，3所示波形分別為轉(zhuǎn)速，R相電流和轉(zhuǎn)矩電流分量，單位均為20%（標幺值）/格。試驗結果表明，電機在突加、突卸負載時轉(zhuǎn)矩電流迅速變化，具有較快的動態(tài)響應，轉(zhuǎn)速超調(diào)很小，調(diào)速性能良好。

圖9　試驗波形Fig.9　Experimental waveforms

4　結論

本文介紹了一款以EP4CE55和TMS320C28346為控制核心的、適用于能量可雙向流動變頻調(diào)速系統(tǒng)的控制器，該控制器已經(jīng)用在一套帶有AFE整流器的中壓變頻調(diào)速設備中，控制器能夠在短時間內(nèi)完成AFE整流器和逆變器的所有復雜控制算法，同時具有響應快、穩(wěn)定性好、抗干擾能力強等優(yōu)點。

［1］Profichip GmbH.VPC3+C User Manual Revision 3.00［EB/ OL］.2013.

［2］Nanjing Qinheng Electronics Co.，Ltd.，CH376DS1［EB/OL］. 2010.

［3］ 袁俊泉，皇甫堪.基于DSP與FPGA的實時數(shù)字信號處理系統(tǒng)設計［J］.系統(tǒng)工程與電子技術，2004，26（11）：1561-1563.

［4］ ALTERA.CycloneIV器件手冊.第1卷.第11章Cyclone IV器件的電源要求［EB/OL］.2014.

［5］ TexasInstruments.TMS320C28346/28345/28344/28343/28342/ 28341 Delfino 微控制器 Data Manual［EB/OL］.2012.

Integrated Controller for Variable Frequency Speed Regulation Device with Bidirectional Power Flow

ZHANG Kai1，YANG Binghong2，LI Chengyuan1，LU Guijun1，YANG Yan1
（1.Tianjin Research Institute of Electric Science Co.，Ltd.，Tianjin 300301，China；2.Tianjin Chengtao Engineering Managemet Co.，Ltd.，Tianjin 300191，China）

Introduced an integrated controller for active front end（AFE）and inverter of variable frequency speed regulation device with bidirectional power flow based on FPGA and DSP.The controller not only was easy to use and maintain，but also had powerful operation ability and excellent control property by using module design method.Also expounded the hardware implementation of communication board and main control board of the controller.The experimental result shows that this controller has good performance and high reliability.

controller；field programmable gate array（FPGA）；digital signal processor（DSP）

TP23

A

2015-07-17

修改稿日期：2015-10-19

張凱（1980-），男，碩士，工程師，Email：zhangkai_china@sohu.com