FPGA可編程邏輯模塊的BIST測(cè)試方法

成本茂，黃葵，張銅

（海軍航空工程學(xué)院青島校區(qū) 山東 青島　266041）

FPGA可編程邏輯模塊的BIST測(cè)試方法

成本茂，黃葵，張銅

（海軍航空工程學(xué)院青島校區(qū) 山東 青島266041）

提出了一種針對(duì)FPGA可編程邏輯模塊的離線BIST測(cè)試方法。測(cè)試向量生成器（TPG）采用偽窮舉法來(lái)生成測(cè)試向量，輸出響應(yīng)分析器（ORA）采用多輸入特征寄存器（Multi-Input Shift Register，MISR）捕獲原始輸出并進(jìn)行壓縮。在QuatusⅡ9.0中進(jìn)行了測(cè)試實(shí)現(xiàn)與仿真。結(jié)果表明，該方法不僅能夠檢測(cè)出電路中存在的故障，而且大大提高了測(cè)試效率。

現(xiàn)場(chǎng)可編程門陣列；可編程邏輯模塊；內(nèi)建自測(cè)試；測(cè)試向量生成器；輸出響應(yīng)分析器

隨著FPGA在現(xiàn)代電子系統(tǒng)中應(yīng)用的不斷增多，F(xiàn)PGA的測(cè)試技術(shù)也得到非?？斓陌l(fā)展。其中，內(nèi)建自測(cè)試（BIST）的方法已經(jīng)成為一種主流的解決方案［1-3］。BIST方法一般來(lái)說(shuō)可以分為兩大類，一類是離線BIST，另一類是在線BIST［4］。離線BIST測(cè)試方法，是指測(cè)試在被測(cè)電路退出原先的工作狀態(tài)，再運(yùn)用BIST的方法測(cè)試被測(cè)電路。這種測(cè)試也叫做工廠測(cè)試。FPGA的基本結(jié)構(gòu)包括如下幾個(gè)模塊：可編程輸入/輸出單元（IOB）、可編程邏輯模塊（PLB）、嵌入式RAM、可編程互聯(lián)資源等［5-6］。本文重點(diǎn)討論利用離線BIST方法測(cè)試可編程邏輯模塊。

1　可編程邏輯模塊（PLB）

以Altera公司的CycloneⅡ系列 EP2C8Q208C8為例，其含有8256個(gè)LOB。每個(gè)LOB特性如下：

1）含有一個(gè)四輸入查找表（LUT），這是一個(gè)函數(shù)發(fā)生器，可以實(shí)現(xiàn)任何四個(gè)變量的函數(shù)

2）一個(gè)可編程寄存器

3）一個(gè)進(jìn)位鏈連接

4）一個(gè)寄存器鏈連接

5）能驅(qū)動(dòng)各種類型的互聯(lián)資源連線

6）支持寄存器打包

7）支持寄存器反饋

每個(gè)LOB的可編程寄存器可以被配置為T，D，SR或JK操作。每個(gè)寄存器有時(shí)鐘，數(shù)據(jù)，清零和時(shí)鐘使能等信號(hào)輸入。這些信號(hào)可以是全局時(shí)鐘網(wǎng)絡(luò)信號(hào)，通用I/O管腳信號(hào)，或任何可以驅(qū)動(dòng)寄存器時(shí)鐘的內(nèi)部邏輯和清零控制信號(hào)。在LOB單元中，一般要么是內(nèi)部邏輯來(lái)驅(qū)動(dòng)時(shí)鐘使能，要么是通用I/O管腳信號(hào)。對(duì)于組合函數(shù)，LUT輸出可以繞過(guò)寄存器直接送到LOB的輸出。

每個(gè)LOB有3個(gè)輸出，這些輸出驅(qū)動(dòng)局部列、行的連線資源。查找表或寄存器輸出可以獨(dú)立的驅(qū)動(dòng)這三個(gè)輸出。LOB的兩個(gè)輸出分別驅(qū)動(dòng)列（行）的連線資源、直接的連線互聯(lián)資源，另一個(gè)輸出驅(qū)動(dòng)局部互連資源。當(dāng)寄存器驅(qū)動(dòng)兩個(gè)輸出的時(shí)候，可以由LUT來(lái)驅(qū)動(dòng)剩下的一個(gè)輸出。這種特性我們稱之為寄存器打包，這能提高設(shè)備的利用率。當(dāng)使用寄存器打包，邏輯陣列塊同步負(fù)載控制信號(hào)是不可使用的。另一個(gè)特殊的打包模式是在同一個(gè)LOB中，允許寄存器輸出反饋到查詢表，這樣寄存器就打包成一種扇出LUT，從而提供一種機(jī)制來(lái)提高擬合度。

除了3個(gè)通用輸出，邏輯陣列塊當(dāng)中的LOB還有一個(gè)寄存器鏈輸出。在相同的邏輯陣列塊LAB（每個(gè)LAB包含16 個(gè)LOB，控制信號(hào)，LOB進(jìn)位鏈，寄存器鏈，局部互聯(lián)）中允許寄存器級(jí)聯(lián)起來(lái)作為寄存器鏈。寄存器鏈輸出允許一個(gè)LAB使用LUTs實(shí)現(xiàn)一個(gè)組合函數(shù)并且用寄存器來(lái)實(shí)現(xiàn)一個(gè)不相關(guān)的移位寄存器。這些資源加快LAB之間的連接速度，同時(shí)節(jié)約了局部互連資源。

2　BIST測(cè)試方案

2.1BIST測(cè)試結(jié)構(gòu)

BIST的測(cè)試結(jié)構(gòu)主要包括測(cè)試向量生成器（TPG）、輸出響應(yīng)分析器（ORA）和BIST控制單元（BCU）［7］。TPG自動(dòng)產(chǎn)生測(cè)試向量，然后將測(cè)試向量傳輸給被測(cè)電路，再由被測(cè)電路所輸出的信號(hào)輸送給ORA，通過(guò)ORA的分析將測(cè)試結(jié)果輸出。

與普通測(cè)試FPGA的方法相比，BIST的方法對(duì)于維護(hù)測(cè)試、故障診斷和開機(jī)測(cè)試都有很大的優(yōu)勢(shì)。BIST特別適合于多層次化結(jié)構(gòu)的測(cè)試，極大地提高了設(shè)計(jì)的可測(cè)性，并且測(cè)試的故障覆蓋率也在一定程度上得到保障。

2.2BIST測(cè)試策略

TPG的方案有很多種，包括：偽窮舉測(cè)試、窮舉測(cè)試、確定性測(cè)試、加權(quán)偽隨機(jī)測(cè)試和偽隨機(jī)測(cè)試產(chǎn)生等。為了能夠達(dá)到較高的故障覆蓋，我們采用偽窮舉法來(lái)生成TPG，這樣選擇的原因是，在對(duì)可編程邏輯塊進(jìn)行測(cè)試是每個(gè)LOB的數(shù)據(jù)輸入只有四個(gè)，輸入口數(shù)并不多，將四個(gè)LOB并為一個(gè)測(cè)試的模塊，因此所花費(fèi)的時(shí)間不會(huì)很多。但是能夠幾乎達(dá)到100%的故障覆蓋率，能夠準(zhǔn)確的檢測(cè)出所有的故障。

ORA的方案除了基于響應(yīng)壓縮來(lái)進(jìn)行外，一般還有確定性測(cè)試。確定性測(cè)試通過(guò)將存儲(chǔ)器中已經(jīng)存儲(chǔ)好的正確響應(yīng)與由TPG產(chǎn)生的測(cè)試矢量通過(guò)被測(cè)電路所輸出的結(jié)果逐個(gè)進(jìn)行比較，如果是相同的則說(shuō)明被測(cè)電路中不存在故障。但是測(cè)試響應(yīng)分析中需要一個(gè)一個(gè)的與輸出進(jìn)行比較，因此所花費(fèi)的時(shí)間較長(zhǎng)。而且由于需要將每個(gè)期望的測(cè)試響應(yīng)結(jié)果都存儲(chǔ)到存儲(chǔ)器中，相對(duì)的增加了硅片開銷。因此，本文中ORA采用多輸入特征寄存器（Multi-Input Shift Register，MISR）捕獲原始輸出并進(jìn)行壓縮，這樣能更快地將數(shù)據(jù)輸送到測(cè)試響應(yīng)分析器（TRA）進(jìn)行比較。

在圖1中給出了TPG，ORA和CUT之間的連接架構(gòu)圖。運(yùn)用BIST技術(shù)，只要將原先用于產(chǎn)生TPG的電路更改為CUT（Circuit Under Test）這樣就能將測(cè)試覆蓋到所有的范圍。并且只需要兩次編程測(cè)試。而在文獻(xiàn)［8］中，對(duì)于單個(gè)的可編程邏輯所要編程測(cè)試的次數(shù)就達(dá)到了8次。

圖1　BIST連接架構(gòu)圖Fig.1　BIST connection architecture

3　測(cè)試實(shí)現(xiàn)與仿真結(jié)果

3.1TPG的生成與仿真

TPG的方案在上面已經(jīng)給出，現(xiàn)在將四個(gè)LOB并在一起作為一個(gè)測(cè)試模塊，實(shí)現(xiàn)以一個(gè)16位數(shù)據(jù)輸入的測(cè)試塊，測(cè)試向量由TPG給予，TPG的本質(zhì)其實(shí)就是一個(gè)LFSR。通過(guò)QuatusⅡ9.0的編譯軟件，應(yīng)用Verilog語(yǔ)言編寫得到了TPG的原理圖如圖2所示。

圖2　TPG的原理圖Fig.2　Scheme circuit of TPG

其時(shí)序仿真結(jié)果如圖3所示。LFSR_out為輸出測(cè)試向量，W_done為反饋信號(hào)，當(dāng)測(cè)試向量全部產(chǎn)生后，W_done出現(xiàn)高電平。

3.2MISR和BIST控制器的生成

運(yùn)用QuatusⅡ9.0編譯軟件得到的MISR和BIST控制器的原理圖分別如圖4、5所示。

圖3　TPG仿真結(jié)果Fig.3　Simulation results of TPG

圖4　MISR的原理圖Fig.4　Schematic circuit of MISR

圖5　BIST控制器的原理圖Fig.5　Schematic circuit of BCU

3.3BIST的實(shí)現(xiàn)與仿真結(jié)果

在BIST的頂層文件中將TPG、MISR、TRA，還有被測(cè)電路連接起來(lái)。在QuatusⅡ9.0中得到時(shí)序仿真結(jié)果如圖6所示。由TPG產(chǎn)生的測(cè)試數(shù)據(jù)，在BIST結(jié)構(gòu)下得到的scan_data的輸出為0000000000000000。由TPG所產(chǎn)生的同一個(gè)測(cè)試向量，當(dāng)被測(cè)電路之間數(shù)據(jù)輸出的結(jié)果不一致時(shí)會(huì)輸出高電平。故由仿真結(jié)果可知，被測(cè)電路中不存在故障。

圖6　BIST仿真結(jié)果Fig.6　Simulation results of BIST

4　結(jié)　論

本文應(yīng)用BIST方法對(duì)可編程邏輯單元進(jìn)行測(cè)試，只需將LOB串起來(lái)，給予它們相同的測(cè)試矢量（由TPG產(chǎn)生），再將最終的輸出結(jié)果一個(gè)一個(gè)的進(jìn)行比較，這樣只需要兩次就能夠?qū)λ械腖OB完成測(cè)試。第二次的測(cè)試只要將原先的TPG和ORA與CUT位置對(duì)調(diào)，即將第一次測(cè)試的TPG和ORA配置為CUT，而CUT配置為TPG或ORA。從而大大提高了測(cè)試效率。

［1］張惠國(guó)，徐彥峰，曹正州，等.FPGA邏輯資源重配置測(cè)試技術(shù)研究［J］.固體電子學(xué)研究與進(jìn)展，2011，31（3）:292-297.

［2］高成，楊超，鹿靖，等.基于BIST的FPGA測(cè)試方法研究［J］.計(jì)算機(jī)與數(shù)字工程，2009，38（9）:66-69.

［3］郭斌.內(nèi)建自測(cè)試的測(cè)試生成方法研究 ［J］.電子測(cè)試，2010（1）:29-33.

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［8］陳孔慶.FPGA的測(cè)試［D］.南京：南京電子技術(shù)研究所，2009.

A testing scheme based on BIST for programmable logic blocks in FPGA

CHENG Ben-mao，HUANG Kui，ZHANG Tong
（Naval Aviation Engineering Institute at Qingdao，Qingdao 266041，China）

A testing scheme based on offline BIST for programmable logic blocks in FPGA is given.Testing patterns are generated through pseudo exhausting method in Testing Pattern Generator（TPG）.Multi-Input Shift Register（MISR）is used in Output Response Analyzer（ORA）to capture primitive outputs with compression.Testing and simulation are implemented in QuatusⅡ9.0.Results show that faults in FPGA can be tested with high efficiency.

FPGA；PLB；BIST；TPG；ORA

TN710

A

1674－6236（2016）05-0152-03

2015-04-28稿件編號(hào)：201504298

成本茂（1968—），男，安徽蕪湖人，博士，教授。研究方向：電子裝備測(cè)試與診斷、電子線路CAD。