High Linearity Full-Differential Fourth-Order ΣΔ Interface ASIC for Micromachined Accelerometer*

LIU Yuntao，ZHAO Shuang，SHAO Lei（College of Information and Communication Engineering，Harbin Engineering University，Harbin 150001，China）

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High Linearity Full-Differential Fourth-Order ΣΔ Interface ASIC for Micromachined Accelerometer*

LIU Yuntao*，ZHAO Shuang，SHAO Lei
（College of Information and Communication Engineering，Harbin Engineering University，Harbin 150001，China）

A full-differential four-order sigma-delta（ΣΔ）interface ASIC for capacitive micromachined accelerome?ter is presented to reduce quantization noise，switch charge injection，common mode disturbance of substrate noise and harmonic distortion.An effective simple full-bridge equilibrium architecture was brought forward to reduce the disturbance induced by the variation of common mode voltage of operational amplifier，when the driving signal alter?nating.To enhance the linearity of system，bilateral static force feedback was employed.Charge integrator，full-dif?ferential lead compensator，second-order integrator etc.were designed.The circuit was fabricated in 0.5 μm two met?al two poly n-well CMOS technology.The tested results indicated that the closed-loop noise density was 75 μg/Hz1/2，sensitivity was 1.32 V/gn，nonlinearity was 0.085%and the power dissipation was 40mW.All these properties met the design requirement of micromachined accelerometer.

micromachined accelerometer；high linearity；full-differentia sigma-delta

加速度計(jì)是一種可以將加速度物理信號(hào)轉(zhuǎn)化成能夠測(cè)量的電信號(hào)的儀器，具有μg水平高精度加速度計(jì)被廣泛應(yīng)用于導(dǎo)航、制導(dǎo)、空間微重力測(cè)量，以及自動(dòng)化工業(yè)中［1］。當(dāng)前很多慣性傳感器的應(yīng)用要用到計(jì)算機(jī)、微處理器和其他的一些數(shù)字器件，為了能夠在數(shù)字領(lǐng)域處理信號(hào)，有必要將模數(shù)轉(zhuǎn)換與傳感器信號(hào)處理電路集成在同一個(gè)芯片上，集成的數(shù)字傳感器不僅提供了更多的功能，而且降低了整個(gè)系統(tǒng)的成本。隨著MEMS技術(shù)的發(fā)展，ΣΔ調(diào)制技術(shù)被引入到微機(jī)械加速度計(jì)設(shè)計(jì)中，微機(jī)械ΣΔ調(diào)制器結(jié)構(gòu)簡(jiǎn)單，可以提供直接的數(shù)字輸出，采用一位數(shù)字反饋可以大大降低靜電力非線性問題［2］。微加速度計(jì)的敏感結(jié)構(gòu)可以作為一個(gè)二階ΣΔ調(diào)制器使用，然而由于敏感結(jié)構(gòu)部分非常低的直流增益，使得二階結(jié)構(gòu)很難實(shí)現(xiàn)低的量化噪聲［3］。高階結(jié)構(gòu)是降低系統(tǒng)量化噪聲最有效的途徑［4］。

由于敏感結(jié)構(gòu)為三端器件，即兩個(gè)固定電極和作為輸出的中間可變電極，因此當(dāng)前普遍采用單端檢測(cè)方式對(duì)該輸出信號(hào)進(jìn)行處理，其優(yōu)點(diǎn)是結(jié)構(gòu)簡(jiǎn)單、控制時(shí)鐘少，反饋易于實(shí)現(xiàn)，其缺點(diǎn)是零點(diǎn)漂移比較嚴(yán)重，驅(qū)動(dòng)信號(hào)噪聲對(duì)輸出影響比較嚴(yán)重。事實(shí)上，也可將兩個(gè)固定電極作為敏感結(jié)構(gòu)的輸出，采用全差分檢測(cè)電路對(duì)信號(hào)進(jìn)行處理，這樣可以減小開關(guān)電荷注入和襯底噪聲產(chǎn)生的共模干擾，提高電源抑制比，減小諧波失真。Lemkin M較早提出了一種差分結(jié)構(gòu)的ΣΔ加速度計(jì)［5］，但僅利用敏感單元自身的二階低通特性作為積分器，量化噪聲很大，無法得到高精度檢測(cè)。Kulah H等提出了一種二階ΣΔ加速度計(jì)前端電路［6］，該電路中采用了固定參考電容與敏感電容一起構(gòu)成平衡式全橋電路，雖然也只利用敏感單元完成ΣΔ調(diào)制，但卻大大提高了系統(tǒng)噪聲水平。但該電路的不足之處是參考電容需要外接調(diào)整，不利于批量生產(chǎn)。本文將介紹一種高線性度的單環(huán)全差分四階ΣΔ微加速度計(jì)接口ASIC，采用四階調(diào)制，降低系統(tǒng)噪聲，同時(shí)采用本文提出的雙側(cè)反饋結(jié)構(gòu)，提高系統(tǒng)線性度。

1　系統(tǒng)方案設(shè)計(jì)

本文所設(shè)計(jì)的四階全差分ΣΔ微機(jī)械加速度計(jì)整體結(jié)構(gòu)如圖1所示。該電路主要包括驅(qū)動(dòng)信號(hào)產(chǎn)生電路、電容-電壓轉(zhuǎn)換電路、后級(jí)放大、前置補(bǔ)償器、二階開關(guān)電容積分器、量化器、D/A轉(zhuǎn)換以及時(shí)鐘信號(hào)產(chǎn)生電路。機(jī)械結(jié)構(gòu)作為一個(gè)二階積分器，與二階開關(guān)電容積分器構(gòu)成四階ΣΔ微機(jī)械加速度計(jì)系統(tǒng)。高頻驅(qū)動(dòng)信號(hào)施加在敏感質(zhì)量塊，兩固定電極既作為傳感器輸出也作為反饋執(zhí)行器，利用全差分電荷積分器完成電容-電壓轉(zhuǎn)換，對(duì)該輸出信號(hào)進(jìn)一步放大后，送入前置補(bǔ)償器，通過相關(guān)雙采樣濾除低頻噪聲及運(yùn)放失調(diào)，然后通過二階開關(guān)電容積分器提供更好的量化噪聲整形，電路中存在兩個(gè)反饋，一個(gè)用于電學(xué)積分器反饋，一個(gè)用于靜電力反饋。

圖1　全差分四階ΣΔ加速度計(jì)整體結(jié)構(gòu)

2　電路實(shí)現(xiàn)

2.1全差分電荷積分器

電荷積分器將敏感結(jié)構(gòu)的機(jī)械變化轉(zhuǎn)化為電壓輸出，以供后續(xù)電路處理，因此電荷積分器的性能對(duì)系統(tǒng)性能至關(guān)重要。電荷積分器由驅(qū)動(dòng)信號(hào)產(chǎn)生電路和電容-電壓轉(zhuǎn)換電路組成，該電路與機(jī)械的敏感結(jié)構(gòu)直接相連。圖2為電容式加速度計(jì)敏感單元與接口電路配置方案，（a）為單端輸出，高頻驅(qū)動(dòng)信號(hào)加載在兩固定電極上，中間可變電極作為輸出。通過互換固定電極與可變電極角色，該結(jié)構(gòu)還可實(shí)現(xiàn)差分輸出方式，（b）為差分輸出方案，高頻方波信號(hào)施加在敏感結(jié)構(gòu)的中間電極，兩固定電極連接在差分檢測(cè)電路輸入端。以上兩種結(jié)構(gòu)都稱為半橋結(jié)構(gòu)。

采用圖2（b）所示配置方案的差分接口電路的一個(gè)主要問題是：驅(qū)動(dòng)信號(hào)在Vref+和Vref-之間變化時(shí)，所產(chǎn)生的運(yùn)放輸入共模的變化，結(jié)果導(dǎo)致轉(zhuǎn)移到兩積分電容電荷出現(xiàn)誤差，對(duì)輸出造成影響。該電荷誤差可由下式表示：

式中：ΔCS為差分電容變化量，ΔVicm為共模電壓變化量。電荷誤差對(duì)輸出造成的影響為：

圖2　敏感單元與接口電路配置方案

除此之外，輸入共模變化對(duì)運(yùn)放提出了更為嚴(yán)格的要求，運(yùn)放必須具有非常寬的輸入共模范圍和非常高的共模抑制比，防止輸入共模變化導(dǎo)致的輸出誤差。另外，高頻驅(qū)動(dòng)信號(hào)幅值要很小，以維持運(yùn)放輸入信號(hào)在其共模范圍內(nèi)。

為解決輸入共模變化帶來的問題，可以在運(yùn)放輸入端加入輸入共模反饋電路，通過兩個(gè)固定電容反饋共模電壓，構(gòu)成了全橋結(jié)構(gòu)的輸入共模反饋方法。但該方法增加了電路復(fù)雜度、導(dǎo)致功耗和面積的增加。還可以通過合理配置電路工作時(shí)序，使采樣相位時(shí)，輸出與輸入短接，利用輸出共模反饋電路維持輸入共模電壓，避免了輸入共模反饋電路的使用［7］。該方法對(duì)信號(hào)在一個(gè)周期內(nèi)一次采樣，不能有效地消除噪聲和失調(diào)。為解決輸入共模變化帶來的問題，本文提出了一種更為有效，更為簡(jiǎn)單的全橋結(jié)構(gòu)：直接在參考電容公共端接入與敏感質(zhì)量塊反相的激勵(lì)電壓，使得驅(qū)動(dòng)信號(hào)變化對(duì)輸入共模干擾相互抵消，該方法的原理如圖3所示。

圖3　輸入共模漂移消除方案

采用上述方法設(shè)計(jì)的全差分電荷積分器如圖4所示，在該圖中同時(shí)考慮了電路的反饋部分。一個(gè)時(shí)鐘周期內(nèi)電路工作分為5個(gè)相位：清零相位，感應(yīng)相位A，感應(yīng)相位B，量化相位，反饋相位?？刂茣r(shí)鐘及各相位關(guān)系也列于圖4中。

清零相位：反饋結(jié)束后，Φ3變?yōu)楦唠娖?，敏感結(jié)構(gòu)的中間電極連接在0電位，此時(shí)Φ4仍然為高電平，兩固定電極也連接在0電位，兩個(gè)可變電容及兩個(gè)參考電容電荷都變?yōu)?。之后Φ4變?yōu)榈碗娖?，運(yùn)放輸入端與兩固定電極連接，準(zhǔn)備下個(gè)相位的信號(hào)檢測(cè)。

感應(yīng)相位A：Φ3、Φ6變?yōu)榈碗娖?，?變?yōu)楦唠娖剑瑑蓚€(gè)可變電容的中間電極接在Vref+，兩個(gè)固定電極接在運(yùn)放的輸入端，兩個(gè)參考電容的中間電極接Vref-。此時(shí)積分器輸出包括代表加速度信號(hào)的電壓及清零相位產(chǎn)生的誤差Verror，該輸出存儲(chǔ)在后級(jí)的采樣保持電路的電容CH上。

圖4　全差分電荷積分器

感應(yīng)相位B：Φ1變?yōu)榈碗娖?，?變?yōu)楦唠娖?，參考電壓Vref-施加在可變電容中間極板，輸出信號(hào)與感應(yīng)相位A存儲(chǔ)在電容CH上的電壓相減，由于兩個(gè)相位采樣的誤差相等，因此誤差被消除，信號(hào)變?yōu)閮杀丁?/p>

量化相位：輸出通過量化器產(chǎn)生數(shù)字輸出。

反饋相位：Φ4、Φ5變?yōu)楦唠娖剑鶕?jù)量化器的輸出判斷施加在兩固定電極反饋電壓是Vfb還是-Vfb，此時(shí)由于Φ2處于高電平，活動(dòng)電極連接在Vref-，在兩個(gè)固定電極與活動(dòng)電極之間形成了不相等的靜電力，拉動(dòng)質(zhì)量塊回到平衡位置?？紤]電容之間失配，該電荷積分器的輸出

由該式可知，輸出電壓中有兩項(xiàng)誤差：一項(xiàng)是由于參考電容之間的失配引起的，另一項(xiàng)由參考電容與敏感電容的失配引入。要消除這兩個(gè)誤差，需要滿足Cref1=Cref2=C0，版圖設(shè)計(jì)中采用共質(zhì)心設(shè)計(jì)，可以實(shí)現(xiàn)參考電容之間的高度匹配，但微機(jī)械加工中敏感電容波動(dòng)較大，很難實(shí)現(xiàn)參考電容與其相等［8］。該誤差可以通過后級(jí)的相關(guān)雙采樣予以消除。全差分運(yùn)算放大器是電荷積分器中最關(guān)鍵的部分，要求具有低噪聲，較大的帶寬，較高轉(zhuǎn)換速率，大的輸出擺幅及高的共模抑制比（CMRR）［9］。

2.2全差分前置補(bǔ)償器

采用兩個(gè)單端前置補(bǔ)償電路可以構(gòu)成差分補(bǔ)償器，但作為差分形式，這種結(jié)構(gòu)有兩個(gè)問題，首先是兩個(gè)補(bǔ)償電路分別對(duì)輸出Vout+和Vout-處理造成的共模變化，其次是電路對(duì)稱性差，容易造成輸出誤差［10］。因此本文采用了文獻(xiàn)6中的全差分前置補(bǔ)償電路，如圖5所示，對(duì)應(yīng)的工作時(shí)序也列于圖中。

根據(jù)電荷守恒原理，由圖中第一和第二采樣與電荷轉(zhuǎn)移相電荷分別相等可得式（4）和（5）。

以上兩式相減可得

該電路具有與前置補(bǔ)償一樣的傳輸函數(shù)，補(bǔ)償系數(shù)由電容C3與C1比例決定。

圖5　全差分前置補(bǔ)償器

2.3高線性靜電力反饋

單端結(jié)構(gòu)中，根據(jù)量化器的輸出判斷反饋回活動(dòng)電極的電壓時(shí)Vfb還是-Vfb，在正負(fù)驅(qū)動(dòng)信號(hào)作用下，形成與慣性力相反的靜電合力［11-12］。與單端結(jié)構(gòu)不同，差分結(jié)構(gòu)中，驅(qū)動(dòng)信號(hào)施加在活動(dòng)電極，因此只能將反饋電壓加載在固定電極。通常采用的方式如圖6（a）所示，反饋時(shí)，活動(dòng)電極接地，兩固定極板一個(gè)接反饋電壓Vfb，另一個(gè)也接在0電位，形成與慣性力相反的靜電力Ffb

由上式可知，活動(dòng)電極所受靜電合力與反饋電壓為二次方關(guān)系，降低了系統(tǒng)線性度。為改善上述問題，本文設(shè)計(jì)了一種雙側(cè)靜電力反饋方式，如圖6（b）所示。反饋時(shí)，活動(dòng)電極接負(fù)電源電壓VSS，在兩極板上分別施加反饋電壓Vfb和-Vfb，因此，質(zhì)量塊所受靜電合力為：

由此可見，該方式提高了系統(tǒng)線性度。反饋時(shí)，也可將活動(dòng)電極連接在正電源電壓VCC上，此時(shí)，只要將反饋回固定電極的電壓互換即可。

3　結(jié)果與討論

使用Hspice工具對(duì)整體電路進(jìn)行仿真，圖7為加入全橋平衡電路模塊前后運(yùn)放輸入端的仿真結(jié)果，圖7（a）為加載在活動(dòng)質(zhì)量塊上的驅(qū)動(dòng)信號(hào)，圖7（b）為半橋結(jié)構(gòu)的運(yùn)放輸入波形，圖7（c）為引入本文所采用的全橋平衡模塊后的運(yùn)放輸入波形。由該結(jié)果可見，在半橋結(jié)構(gòu)中，隨著驅(qū)動(dòng)信號(hào)的變化，運(yùn)放的輸入共模電壓發(fā)生了嚴(yán)重的跳變，而引入全橋模塊后，輸入共模變化小于3 mV，保持了輸入共模的穩(wěn)定。圖7（c）中的尖峰信號(hào)，是由于平衡電橋控制開關(guān)電荷注入和平衡電橋?qū)?yīng)兩兩之間的延遲造成的，這些尖峰比較小，并不影響電路功能。

圖7　前級(jí)運(yùn)放輸入電壓仿真結(jié)果

該電路采用0.5 μm兩層金屬兩層多晶n阱CMOS工藝流片，芯片照片如圖8所示，芯片面積為4.7 mm×3.7 mm，共包含43個(gè)Pad點(diǎn)，一部分為電路的輸入輸出端點(diǎn)，另一部分為電路中各模塊測(cè)試所需，電路工作在±5V電源電壓下，功耗為40 mW。將傳感器敏感結(jié)構(gòu)單元與信號(hào)處理ASIC芯片雙片集成在PCB板上，構(gòu)成雙片集成的微加速度計(jì)系統(tǒng)。通過超聲壓焊法，以硅鋁絲作為外引線，將芯片和敏感結(jié)構(gòu)與PCB板上的Pad點(diǎn)相連接，通過PCB板的引腳連接外部測(cè)試設(shè)備，對(duì)傳感器進(jìn)行測(cè)試。

圖8　ASIC芯片照片

為測(cè)試微加速度計(jì)的閉環(huán)噪聲特性，在0 gn狀態(tài)下，利用數(shù)據(jù)采集卡對(duì)輸出數(shù)據(jù)進(jìn)行采樣，采樣過程由比較器的時(shí)鐘信號(hào)觸發(fā)。并利用Matlab對(duì)采樣數(shù)據(jù)進(jìn)行后處理，圖9為65 536點(diǎn)FFT分析結(jié)果。由該結(jié)果可以看到，在信號(hào)帶寬內(nèi)噪聲水平約為-80 dBV/Hz1/2，等效噪聲為100 μV/Hz1/2。在1位數(shù)字輸出后接模擬濾波器，得到模擬輸出量，并對(duì)傳感器進(jìn)行1 gn翻滾實(shí)驗(yàn)，可得閉環(huán)加速度計(jì)的靈敏度為1.32 V/gn，因此，該加速度計(jì)的閉環(huán)噪聲為75 μg/Hz1/2。

圖9　數(shù)字輸出的頻譜圖

在±1 gn輸入范圍內(nèi)，通過翻滾實(shí)驗(yàn)，改變輸入信號(hào)幅值，得到差分輸出的測(cè)試結(jié)果及采用最小二乘法擬合的直線如圖10所示，計(jì)算系統(tǒng)非線性度為0.085%，因此該差分電路具有優(yōu)良的線性度。四階全差分ΣΔ微加速度計(jì)的性能列于表1中，結(jié)果顯示，本文中所設(shè)計(jì)的加速度計(jì)具有低噪聲、功耗適中，高線性度的優(yōu)點(diǎn)，但量程較小，可應(yīng)用于高精度、小量程的加速度測(cè)量中。

表1　加速度計(jì)系統(tǒng)測(cè)試結(jié)果

4　結(jié)論

本文設(shè)計(jì)實(shí)現(xiàn)了一個(gè)全差分四階ΣΔ閉環(huán)微機(jī)械加速度計(jì)接口ASIC電路。采用全橋平衡電路解決了驅(qū)動(dòng)信號(hào)的變化引起運(yùn)放的輸入共模電壓的嚴(yán)重跳變，采用雙側(cè)靜電力反饋方式大大提高了系統(tǒng)線性度。芯片采用0.5 μm CMOS工藝實(shí)現(xiàn)，測(cè)試結(jié)果表明，采用該芯片所構(gòu)成的微加速度計(jì)靈敏度為1.32 V/gn，閉環(huán)噪聲密度為75 μg/Hz1/2，系統(tǒng)非線性度為0.085%，功耗為40 mW。該芯片具有低噪聲、高線性度、功耗適中等優(yōu)點(diǎn)，可廣泛應(yīng)用在地震檢測(cè)，導(dǎo)航、制導(dǎo)以及自動(dòng)化工業(yè)等需要小量程、高精度的測(cè)量領(lǐng)域中。

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劉云濤（1980-），男，黑龍江人，工學(xué)博士，副教授，2006年于西安交通大學(xué)獲工學(xué)碩士學(xué)位，2010年于哈爾濱工業(yè)大學(xué)獲工學(xué)博士學(xué)位，2011-2013年在中國(guó)科學(xué)院微電子研究所做博士后研究?，F(xiàn)為哈爾濱工程大學(xué)副教授，主要從事傳感器接口電路研究，summer924@sina.com；

趙雙（1992-），女，吉林人，碩士研究生。研究方向?yàn)槟M集成電路設(shè)計(jì)；

邵雷（1974-），男，黑龍江人，工學(xué)碩士，講師，2005年畢業(yè)于北京理工大學(xué)微電子與固體電子學(xué)專業(yè)，獲工學(xué)碩士學(xué)位。至今在哈爾濱工程大學(xué)信息與通信工程學(xué)院擔(dān)任講師，研究方向?yàn)镸EMS傳感器，shaolei@hrbeu.edu.cn。

EEACC：723010.3969/j.issn.1004-1699.2016.06.015

高線性度全差分四階ΣΔ微加速度計(jì)接口ASIC*

劉云濤*，趙雙，邵雷
（哈爾濱工程大學(xué)信息與通信工程學(xué)院，哈爾濱150001）

為了降低電容式Sigma-Delta（ΣΔ）微機(jī)械（MEMS）加速度計(jì)的量化噪聲，減小開關(guān)電荷注入和襯底噪聲共模干擾，減小諧波失真，設(shè)計(jì)了一種全差分四階ΣΔ加速度計(jì)的接口專用集成電路（ASIC）。提出了一種簡(jiǎn)單、有效的全橋平衡結(jié)構(gòu)，減小了驅(qū)動(dòng)信號(hào)變化時(shí)，運(yùn)放輸入共模的變化對(duì)電路的干擾；提出了雙側(cè)反饋結(jié)構(gòu)，大大提高了系統(tǒng)線性度。設(shè)計(jì)完成了電荷積分器、全差分前置補(bǔ)償電路、二階積分器等電路。采用0.5 μm兩層金屬兩層多晶n阱CMOS工藝流片，測(cè)試結(jié)果顯示：閉環(huán)系統(tǒng)噪聲密度為75 μg/Hz1/2，系統(tǒng)靈敏度為1.32 V/gn，非線性度0.085%，功耗40 mW。結(jié)果顯示本次設(shè)計(jì)滿足微加速度計(jì)接口電路的設(shè)計(jì)要求。

微加速度計(jì)；高線性度；全差分；sigma-delta

TP824

A

1004-1699（2016）06-0880-06

2015-12-21修改日期：2016-02-06

項(xiàng)目來源：國(guó)家自然科學(xué)基金項(xiàng)目（61306142）；黑龍江省自然科學(xué)基金項(xiàng)目（QC2014068）