一款高增益、低功耗、寬帶寬全差分運(yùn)放設(shè)計(jì)

周　吉，龔　敏，高　博

（四川省微電子技術(shù)重點(diǎn)實(shí)驗(yàn)室，四川大學(xué)物理學(xué)院，成都 610064）

一款高增益、低功耗、寬帶寬全差分運(yùn)放設(shè)計(jì)

周吉，龔敏，高博

（四川省微電子技術(shù)重點(diǎn)實(shí)驗(yàn)室，四川大學(xué)物理學(xué)院，成都 610064）

基于SMIC 0.18 μm工藝模型設(shè)計(jì)了一種低電壓1.8 V下的高增益、低功耗、寬輸出擺幅、寬帶寬的運(yùn)算放大器電路。采用增益自舉技術(shù)的折疊共源共柵結(jié)構(gòu)極大地提高了增益，并采用輔助運(yùn)放電流縮減技術(shù)有效地降低了功耗，且具有開關(guān)電容共模反饋（SC-CMFB）電路。在Cadence spectre平臺(tái)上仿真得到運(yùn)放具有極高的開環(huán)直流增益（111.2 dB）和1.8 V的寬輸出擺幅，單位增益帶寬576 MHz，相位裕度為58.4°，功耗僅為0.792 mW，在1 pF的負(fù)載時(shí)仿真得到0.1%精度的建立時(shí)間為4.597 ns，0.01%精度的建立時(shí)間為4.911 ns。

低功耗；運(yùn)算放大器；高增益；寬帶寬；折疊共源共柵

1　引言

運(yùn)算放大器（簡(jiǎn)稱運(yùn)放）是許多模擬系統(tǒng)和混合信號(hào)系統(tǒng)中一個(gè)完整且關(guān)鍵的部分，隨著無線通訊技術(shù)和CMOS集成電路制造工藝技術(shù)的迅猛發(fā)展，電源電壓越來越低，功耗要求越來越小，但數(shù)模混合信號(hào)系統(tǒng)對(duì)分辨率和速度的要求卻越來越高，因此高性能的運(yùn)放設(shè)計(jì)成為了必要［1］。根據(jù)模擬電路設(shè)計(jì)的“八邊形法則［1］”，運(yùn)放的關(guān)鍵性能參數(shù)如增益、速度、功耗、輸出擺幅等參數(shù)相互制約，這對(duì)高性能放大器的設(shè)計(jì)提出了許多難題。因此，設(shè)計(jì)同時(shí)具有高增益、寬帶寬、寬輸出擺幅并且低功耗的放大器便成為了本設(shè)計(jì)的難點(diǎn)［1，2，3］。高速、高精度的應(yīng)用需要運(yùn)放具有很高的增益和帶寬，而這必然會(huì)增加運(yùn)放的功耗，Mersi A.等發(fā)表的文獻(xiàn)中采用兩級(jí)帶補(bǔ)償結(jié)構(gòu)的運(yùn)放功耗僅為0.86 mW［4］，而這種結(jié)構(gòu)對(duì)進(jìn)一步提高運(yùn)放帶寬等有一定的局限性，本文采用了一種不同的低功耗運(yùn)放結(jié)構(gòu)，希望解決這個(gè)問題。

2　運(yùn)放結(jié)構(gòu)分析和選擇

目前常見的幾種放大器結(jié)構(gòu)主要有兩級(jí)放大器、套筒共源共柵放大器以及折疊共源共柵放大器等。

兩級(jí)運(yùn)放在這些結(jié)構(gòu)運(yùn)放中具有最大的輸出擺幅，但是它引入了更多的極點(diǎn)和零點(diǎn)，頻率特性比較差，需要額外的頻率補(bǔ)償，并且?guī)捿^小，速度較慢，此外，兩級(jí)結(jié)構(gòu)還消耗了更多的功耗。

套筒共源共柵結(jié)構(gòu)的優(yōu)點(diǎn)是具有極好的頻率特性，它有很高的單位增益帶寬，所以速度很快。但是，套筒結(jié)構(gòu)的輸出擺幅較小，特別是在電源電壓越來越低的趨勢(shì)下，它的應(yīng)用受到了一定的限制。

折疊共源共柵結(jié)構(gòu)由套筒結(jié)構(gòu)衍生而來，具有和套筒結(jié)構(gòu)相近的良好的頻率特性，因此同樣具有很大的帶寬和速度。由于有4路電流，功耗比套筒結(jié)構(gòu)要大，但是折疊結(jié)構(gòu)有較大的輸入共模范圍和輸出擺幅。此外，運(yùn)放的全差分結(jié)構(gòu)相比于單端結(jié)構(gòu)，有更好的共模噪聲抑制和更大的輸出擺幅，并且能夠消除偶次諧波失真，因此本設(shè)計(jì)選用全差分折疊共源共柵結(jié)構(gòu)。

3　運(yùn)放的電路設(shè)計(jì)

3.1運(yùn)放結(jié)構(gòu)設(shè)計(jì)

隨著CMOS工藝特征尺寸的不斷減小，晶體管的本征增益在深亞微米尺寸下變得很?。?］，因此，要獲得很高的增益，就需要采用增益提高技術(shù)。一種“增益自舉技術(shù)［3，5，6］”可以極大地提高運(yùn)放的增益，它的原理是通過增大輸出電阻來提高運(yùn)放的增益。從圖1的增益自舉原理圖可以得到，其輸出電阻增大了約Av倍：

其中，gm2是M2的跨導(dǎo)，Av是輔助運(yùn)放的直流增益，Ro1、Ro2是M1、M2的輸出電阻。

如圖2是采用了增益自舉技術(shù)的折疊共源共柵運(yùn)放的電路結(jié)構(gòu)圖，它由主運(yùn)放Am和輔助運(yùn)放Ap、An組成。

普通折疊共源共柵結(jié)構(gòu)運(yùn)放增益為：

采用增益自舉技術(shù)的折疊共源共柵運(yùn)放的增益為：

相比于普通折疊結(jié)構(gòu)，引入增益自舉技術(shù)使得增益增大了約輔助運(yùn)放倍。

圖1　增益自舉技術(shù)原理圖

圖2采用增益自舉技術(shù)的折疊共源共柵運(yùn)放結(jié)構(gòu)圖

圖3和圖4分別是Ap、An輔助運(yùn)放的電路結(jié)構(gòu)示意圖。其中，An、Ap輔助運(yùn)放采用和主運(yùn)放相似的結(jié)構(gòu)，這樣不僅減小了電路復(fù)雜程度和所需偏置電壓個(gè)數(shù)，同時(shí)增加了電路匹配性，圖中偏置電壓Vb1～Vb4由鏡像電流源產(chǎn)生，Vcmfb是共模反饋控制電壓。

3.2高增益、寬帶寬設(shè)計(jì)

根據(jù)圖2的增益自舉折疊共源共柵電路圖和其相應(yīng)的增益公式（3），分析運(yùn)放的高增益、寬帶寬設(shè)計(jì)：

（1）由于NMOS管的電子遷移率比PMOS管的空穴遷移率大，所以選用NMOS管輸入，以得到更大的gm1，提高運(yùn)放增益。此外，運(yùn)放單位增益帶寬GBW=gm1/CLe，其中CLe為總的等效負(fù)載電容，所以增大gm1還增大了單位增益帶寬。

圖3　p型輔助運(yùn)放Ap

圖4　n型輔助運(yùn)放An

（2）圖2中折疊點(diǎn)X處的寄生電容Cx，它包括了CGD5、CDB5、CGS3、CSB3、CGD1、CDB1的寄生電容，以及Ap輔助運(yùn)放的輸入電容，因此Cx較大，運(yùn)放的次極點(diǎn)在X處。選取較小的MOS管尺寸和增大過驅(qū)動(dòng)電壓的方法減小Cx，從而得到高的次極點(diǎn)頻率，增大帶寬。但這是以犧牲增益或輸出擺幅為代價(jià)的，因此需要在這之間進(jìn)行折衷。

（3）因?yàn)轱柡蛥^(qū)MOS輸出電阻Ro∝L/ID［1］，L是MOS管柵長(zhǎng)，ID是MOS管電流。由圖2可知，M5，6管流過兩倍于M3，4管的電流，所以設(shè)計(jì)L5，6是L3，4的2倍，以增大Ro5，6來提高運(yùn)放的增益；

（4）飽和區(qū)MOS管本征增益gmRo∝（WL/ID）1/2，增大W、L或減小偏置電流ID可以提高運(yùn)放增益。一般情況下速度和噪聲的要求確定了ID，因此MOS管的尺寸是唯一變量，并且MOS管的W/L需要保持定值，以保證過驅(qū)動(dòng)電壓不變。由于M1～M4在信號(hào)通路上，希望它們的電容保持最小，而M7～M10對(duì)信號(hào)的影響小得多，因此增大M7～M10的W和L來提高運(yùn)放的增益，同時(shí)幾乎不影響帶寬。

3.3低功耗設(shè)計(jì)和共模反饋

從圖2可以看到，Ap、An輔助運(yùn)放的負(fù)載分別是主運(yùn)放的共源共柵管M3，4和M7，8的寄生電容，它與主運(yùn)放的負(fù)載相比很小，因此選取輔助運(yùn)放和主運(yùn)放電流之比為1∶10，并通過仿真優(yōu)化這個(gè)比值。采用這種輔助運(yùn)放電流縮減技術(shù)，有效地降低了運(yùn)放功耗，同時(shí)還減小了寄生電容，增大了運(yùn)放帶寬。

在高增益全差分運(yùn)放中，輸出共模電平對(duì)器件的特性和失配相當(dāng)敏感，而且不能通過差動(dòng)反饋來達(dá)到穩(wěn)定，這可能使輸出MOS管進(jìn)入線性區(qū)而不能正常工作，因此必須增加共模反饋電路來穩(wěn)定輸出共模電壓。

共模反饋電路主要有連續(xù)時(shí)間型和開關(guān)電容型（SC-CMFB）［6，7，8］，連續(xù)時(shí)間型會(huì)影響運(yùn)放的輸出擺幅、增益等，同時(shí)會(huì)增加額外的功耗；開關(guān)電容型則不會(huì)，但是需要時(shí)鐘控制信號(hào)，考慮到運(yùn)放的低功耗設(shè)計(jì)，這里選擇開關(guān)電容型共模反饋電路。

圖5是開關(guān)電容共模反饋電路，SW1和SW2是兩相不交疊時(shí)鐘控制的開關(guān)，Vo+、Vo-是運(yùn)放的差分輸出電壓，Vref是期望的輸出共模電壓，Vb0是初始偏置電壓，Vcmfb是共模反饋控制電壓，Cs和Cc是電容。

圖5　開關(guān)共模反饋電路結(jié)構(gòu)圖

它的原理是：在SW1相，電容Cs和Cc上的總電荷為：

在SW2相，電容Cs和Cc上的總電荷為：

由電荷守恒得：

因此，通過負(fù)反饋的作用，使輸出共模電壓等于Vref，達(dá)到了共模反饋的目的。

4　電路仿真結(jié)果及版圖

在Cadence spectre平臺(tái)上進(jìn)行AC仿真得到結(jié)果如圖6所示，低頻直流增益為111.2 dB，單位增益帶寬576 MHz，相位裕度58.4°。

建立時(shí)間仿真：在運(yùn)放的差分輸入端加入幅度為200 mV的階躍輸入信號(hào)，在負(fù)載電容為1 pF時(shí)，得到的建立時(shí)間仿真結(jié)果如圖7所示，0.1%精度的建立時(shí)間為4.597 ns，0.01%精度的建立時(shí)間為4.911 ns，均小于5 ns，能夠滿足較高速度的應(yīng)用要求。

圖6　運(yùn)放ac仿真結(jié)果圖

圖7　建立時(shí)間仿真結(jié)果圖

表1　運(yùn)放性能參數(shù)對(duì)比

表1給出了本設(shè)計(jì)與參考文獻(xiàn)中在運(yùn)放性能參數(shù)上的一些對(duì)比：和文獻(xiàn)［8］相比功耗相近，但本設(shè)計(jì)具有更高的直流增益和更大的帶寬；與文獻(xiàn)［4］在相同工藝尺寸下，得到了更小的功耗以及更大的增益和帶寬，并且本設(shè)計(jì)采用的單級(jí)增益自舉電路結(jié)構(gòu)與其兩級(jí)結(jié)構(gòu)相比更加簡(jiǎn)單，無需額外的補(bǔ)償電路。此外，一般認(rèn)為，60°的相位裕度是最合適的數(shù)值［1］，相位裕度過大會(huì)減慢運(yùn)放的速度特性，相位裕度過小會(huì)產(chǎn)生振蕩現(xiàn)象和穩(wěn)定性問題。本設(shè)計(jì)的運(yùn)放相位裕度為58.4°，因此可以提供快速穩(wěn)定的建立。

圖8　運(yùn)放版圖

運(yùn)放的版圖如圖8所示，版圖面積約為90 μm×90 μm。圖中分別標(biāo)注了輔助運(yùn)放Ap、An及主運(yùn)放Am的位置。

5　總結(jié)

本文基于SMIC 0.18 μm CMOS工藝，設(shè)計(jì)了一款高增益（111.2 dB）、寬帶寬（576 MHz）、寬輸出擺幅（1.8 V）、低功耗（0.792 mW）且具有良好穩(wěn)定性的運(yùn)放電路。采用折疊共源共柵結(jié)構(gòu)和增益自舉技術(shù)，并通過MOS管尺寸、電流和過驅(qū)動(dòng)電壓設(shè)計(jì)，極大地提高了運(yùn)放增益、帶寬和擺幅；采用輔運(yùn)放電流縮減技術(shù)和開關(guān)電容型共模反饋有效降低了運(yùn)放功耗，仿真結(jié)果表明運(yùn)放具有良好的性能。

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Design of a Fully Differential High Gain and Low-power and High Bandwidth Amplifier

ZHOU Ji，GONG Min，GAO Bo
（Key Laboratory of Micro-electronics Technology of Sichuan Province，College of Physical Science and Technology of Sichuan University，Chengdu 610064，China）

A Low-voltage 1.8 V with High Gain and High unity bandwidth and low-power integrated operational amplifier was designed based on SMIC 0.18 μm CMOS process.Adopted gain-boosting technique in folded-cascode architecture greatly raised the gain.Used assisted-amplifier current scaling-down technique effectively reduced the power consumption，also had SC-CMFB circuit.Simulation results on Cadence spectre show that the DC open-loop gain is 111.2 dB and 1.8 V output swing with a unity gain frequency of 576 MHz and phase Margin of 58.4°，0.792 mW power dissipation only. Besides 4.597 ns setting time of a 0.1%accuracy and 4.911 ns setting time of a 0.01%accuracy under the 1 pF load.

low-power；operational amplifier；high gain；high bandwidth；folded-cascode

TN402

A

1681-1070（2016）05-0026-05

2016-3-7

周吉（1990—），男，四川內(nèi)江人，四川大學(xué)物理學(xué)院微電子學(xué)系碩士研究生，研究方向?yàn)槌笠?guī)模集成電路設(shè)計(jì)。