基于FPGA的微弱信號檢測與實現(xiàn)技術(shù)

高振斌，田曉旭

(河北工業(yè)大學(xué) 電子信息工程學(xué)院，天津 300401)

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基于FPGA的微弱信號檢測與實現(xiàn)技術(shù)

高振斌，田曉旭

(河北工業(yè)大學(xué) 電子信息工程學(xué)院，天津 300401)

摘要：研究了杜芬混沌振子(Duffing chaos oscillator)微弱信號檢測算法及其現(xiàn)場可編程門陣列(field programmable gate arrays，F(xiàn)PGA)實現(xiàn)技術(shù)。根據(jù)杜芬系統(tǒng)在混沌和大周期2種狀態(tài)下相圖的明顯區(qū)別，運用基于相圖分割的信號檢測方法，在FPGA上實現(xiàn)了杜芬混沌算法與系統(tǒng)狀態(tài)判別方法的結(jié)合。根據(jù)并行運算與流水線原理，對杜芬方程的結(jié)構(gòu)進行調(diào)整。采用遞推數(shù)列的方法計算正弦值，以便節(jié)約存儲空間。使用VHDL硬件語言設(shè)計了杜芬陣子系統(tǒng)中核心的四階龍格庫塔(fourth order Runge Kutta algorithm,RK4)模塊和狀態(tài)檢測模塊，在vivado集成開發(fā)環(huán)境下仿真驗證了設(shè)計的正確性。通過改變策動力的頻率，系統(tǒng)可以檢測各種頻率的微弱正弦信號。經(jīng)判斷，該系統(tǒng)可實現(xiàn)對與系統(tǒng)信號同頻率信號的檢測。

關(guān)鍵詞：微弱信號檢測；現(xiàn)場可編程門陣列(FPGA)；杜芬混沌陣子；遞推數(shù)列

0引言

微弱信號檢測技術(shù)在通訊、雷達、聲納、地震、工業(yè)測量、機械系統(tǒng)實時監(jiān)控等領(lǐng)域應(yīng)用廣泛[1-3]。Duffing振子是一種典型的混沌振子，對周期信號極其敏感，而對噪聲具有一定的免疫力，因此，被廣泛應(yīng)用于微弱信號檢測[4-5]。自1992年R.Brown等首次提出了運用Duffing振子檢測周期信號以來，利用Duffing振子進行信號檢測的理論不斷得到改進和發(fā)展[4-7]。王冠宇等[5]研究了Duffing振子在強噪聲背景中進行信號檢測的原理及可行性；夏均忠等[6]對淹沒在噪聲中的汽車微弱振子信號做了識別研究；曾孝文等[7]利用數(shù)字信號處理(digital signal processing, DSP)技術(shù)和混沌理論對水下微弱信號進行了檢測，具有一定的成果。上述研究成果分別從理論論證、仿真驗證等方面對Duffing振子微弱信號檢測進行了研究，為工程實現(xiàn)提供了依據(jù)。

傳統(tǒng)的Duffing振子微弱信號檢測大多都是電路實現(xiàn)方法的理論研究?，F(xiàn)運用現(xiàn)場可編程門陣列(field programmable gate arrays，F(xiàn)PGA)技術(shù)對Duffing系統(tǒng)進行實現(xiàn)，該技術(shù)適合對數(shù)字信號進行處理。

1檢測方法

1.1混沌振子信號檢測原理

Duffing方程形式為[8]

(1)

Duffing陣子相軌跡特征為在k固定的情況下，系統(tǒng)狀態(tài)隨策動力系數(shù)γ的變化出現(xiàn)有規(guī)律的變化，γ從0逐漸增加時，相軌跡由周期內(nèi)軌運動狀態(tài)轉(zhuǎn)變?yōu)榛煦邕\動狀態(tài)。當(dāng)γ繼續(xù)增加到由混沌轉(zhuǎn)向大周期的臨界值時，系統(tǒng)相軌跡由混沌運動狀態(tài)轉(zhuǎn)變?yōu)榇笾芷谶\動狀態(tài)[8]。

根據(jù)這個特點，可以得到檢測正弦信號的原理：把γ設(shè)為略小于由混沌轉(zhuǎn)向大周期的臨界值，使系統(tǒng)處于混沌與大周期的臨界狀態(tài)，將待測正弦信號輸入系統(tǒng)，如果系統(tǒng)由混沌狀態(tài)變?yōu)榇笾芷跔顟B(tài)，就說明待測信號中包含與策動力信號頻率相同的正弦信號。否則，不包含與策動力信號頻率相同的正弦信號。

1.2杜芬方程的數(shù)值解法

四階龍格庫塔法(fourthorderRungeKuttaalgorithm，RK4)是一種在已知系統(tǒng)初值和狀態(tài)方程導(dǎo)數(shù)的條件下求解常微分方程的顯示迭代法，具有比歐拉法更高的計算精度，非常適合用于對輸出結(jié)果要求高的工程中[8]。

已知Duffing離散化方程為

(2)

(2)式中：阻尼比k=0.5；ω為系統(tǒng)余弦信號角頻率；h為步長；i=0,1,…,n。

RK4解常微分方程主要是基于迭代。由給定的初值(xi,yi)和狀態(tài)方程先求出斜率系數(shù)k，進而算出下一樣本點(xi+1,yi+1)的值，以此為基礎(chǔ)進行迭代計算，如(3)式和(4)式。

(3)

對hkx，hky的求解是迭代過程，其計算過程為

(4)

(4)式中，i=1,2,3,4。

根據(jù)RK4求解離散化的Duffing方程[8]，所求結(jié)果為(3)式。(3)式為混沌振子求解的依據(jù)。

1.3系統(tǒng)狀態(tài)判定方法

對系統(tǒng)狀態(tài)的判決是微弱信號檢測的關(guān)鍵。由混沌系統(tǒng)信號檢測原理可知，在有不同信號輸入時，系統(tǒng)會處于不同狀態(tài)。通過對系統(tǒng)不同狀態(tài)的判定，才能檢測是否有待測信號輸入[9]。

本文利用內(nèi)接矩形法來對混沌系統(tǒng)狀態(tài)進行判決。其基本原理是根據(jù)杜芬陣子系統(tǒng)在混沌狀態(tài)和大周期狀態(tài)時相軌跡具有明顯差別，在Duffing振子的相圖中做一封閉區(qū)域[9]，在大周期狀態(tài)下軌跡點主要集中在區(qū)域外，混沌狀態(tài)下軌跡點更多地集中在區(qū)域內(nèi)，通過統(tǒng)計相軌跡點處于區(qū)域外的數(shù)量，就可以判定系統(tǒng)狀態(tài)，其原理圖如圖1所示。

根據(jù)以上原理，檢測正弦信號的方法：首先，調(diào)節(jié)γ使系統(tǒng)處于混沌和大周期的臨界狀態(tài)；然后，修改系統(tǒng)頻率使ω按一定步長搜索，當(dāng)ω接近輸入信號的角頻率ωi時，系統(tǒng)由混沌變?yōu)榇笾芷跔顟B(tài)，此時區(qū)域外點數(shù)所占比例最大，這樣就可以檢測出待測信號的頻率。文獻[9]對信號檢測性能進行了分析，其結(jié)果為內(nèi)接矩形法能用于信噪比大于-30dB時的信號檢測。在信噪比更低時，檢測性能逐漸變差，但通過概率分布仍可以推斷出輸入中可能含有某頻率分量的信號[9]。

圖1　內(nèi)接矩形法實現(xiàn)原理圖Fig.1　Schematic diagram of inscribed rectangle method

2方案及實現(xiàn)

2.1整體結(jié)構(gòu)

根據(jù)上文分析，主要計算有余弦值、乘法、系數(shù)求和等過程。得到Duffing系統(tǒng)整體結(jié)構(gòu)如圖2所示，首先運用余弦計算模塊求出余弦值，再將余弦結(jié)果輸入到迭代計算模塊，求出結(jié)果，并將每次的計算輸出結(jié)果送入判決模塊。

圖2　Duffing系統(tǒng)整體結(jié)構(gòu)Fig.2　Overall structure of Duffing system

2.2余弦值計算模塊的實現(xiàn)

根據(jù)Duffing方程求解公式可知，在方程計算時需得到離散余弦值cos(ω0hi)，其中，i=1,2,…,n。通常在硬件實現(xiàn)過程中采用查表法得到余弦值，本文利用遞推方法計算，與查表法相比，只需存儲初始相位及其余弦值，避免了每次計算的查表過程，并節(jié)約了大量存儲空間。

假設(shè)x=ω0h，根據(jù)三角公式，得到余弦值的遞推公式為

cos[i(ω0h)]=2cos(ω0h)cos[(i-1)(ω0h)]-

cos[(i-2)(ω0h)]

(5)

本設(shè)計在計算余弦值時把ω0h當(dāng)作整體，存儲cos(ω0h)的值，再遞推得到cos(iω0h)，所以，該計算方法所需要的工作為1次乘法，1次加法，2次變量復(fù)制。其在FPGA上實現(xiàn)的硬件結(jié)構(gòu)如圖3所示。

圖3　cos(ix)模塊硬件實現(xiàn)框圖Fig.3　Implementation block diagram

用vivado進行仿真，結(jié)果如圖4所示。由圖4可以看出，該方法在FPGA上能實現(xiàn)平滑的正弦波。

圖4　cos(ix)仿真結(jié)果Fig.4　Simulation result of cos(ix) module

2.3迭代模塊的實現(xiàn)

在設(shè)計RK4模塊時需要將微分方程的具體步驟與FPGA并行運算相結(jié)合，即在程序設(shè)計時不按公式順序計算，而是從硬件角度出發(fā)，對運算模塊進行有效分配。根據(jù)這種思想，可以實現(xiàn)模塊共用，從而避免一些硬件資源的浪費。通過并行運算及流水線作業(yè)，可以節(jié)省運行時間，提高計算速度。

圖5　RK4法解Duffing方程乘法器分配Fig.5　Solving Duffing equation with RK4

由(4)式，用RK4解杜芬方程是順序迭代過程，其流程圖如圖6所示。首先實現(xiàn)對hk1,hk2,hk3和hk4求解，然后運用累加器對hk1,hk2,hk3和hk4的值進行累加。整個計算過程由5位計數(shù)器輸出的高3位控制，creg是5位二進制寄存器，用于存儲計數(shù)器的計數(shù)值；c是3位二進制寄存器，用于存儲計數(shù)器的高3位計數(shù)值，其中，計數(shù)器是二十進制計數(shù)器，在時鐘上升沿時加1。整個過程需要20個時鐘周期，其硬件結(jié)構(gòu)圖如圖7所示。

圖6　RK4法解Duffing方程狀態(tài)流程圖Fig.6　Flow chart of solving Duffing equation with RK4

圖7　RK4法解Duffing方程硬件結(jié)構(gòu)圖Fig.7　Structure diagram of solving Duffing equation with RK4

2.4狀態(tài)判別電路

如前文所述，內(nèi)接矩形法的實現(xiàn)流程圖如圖8所示。由原理可知，該模塊需要1個比較器、1個計數(shù)器和1個除法器，為了減少運算可將數(shù)據(jù)總數(shù)設(shè)為定值，只需對矩形外點數(shù)進行統(tǒng)計，這樣就免去了除法器的使用，過程簡單，適合在FPGA上實現(xiàn)。具體過程：將各個角頻率下所需計算的數(shù)據(jù)總數(shù)設(shè)為定值216，由計數(shù)器控制cnt為計數(shù)器的計數(shù)值；dxcnt表示矩形外點數(shù)；ωout表示計數(shù)值最大時所對應(yīng)的角頻率；cntmax用于存儲計數(shù)最大值。首先，對系統(tǒng)初始化，將cnt和dxcnt清0，給系統(tǒng)角頻率ω賦初始值ω0，ωout賦初始值ω0，令cntmax=0；然后，將數(shù)據(jù)輸入系統(tǒng)中進行計算，在計算過程中，每完成一次迭代的計算，對cnt加1，并判斷所計算出的結(jié)果是否滿足在矩形外，若滿足，則對dxcnt加1，然后，進行下一次迭代的計算。在每次計算時，都要判斷cnt的值是否為 216，如果cnt等于216，就更新ωout和cntmax的值，然后將cnt和dxcnt清零，給角頻率加一個步長值，進行下一系統(tǒng)角頻率的計算。其硬件結(jié)構(gòu)圖如圖9所示。根據(jù)上述理論，檢測某頻率的待測信號時，只需對各個頻率值進行掃描，并分別統(tǒng)計各頻率時狀態(tài)判決電路輸出的計數(shù)值，計數(shù)值最大的值所對應(yīng)的頻率就是待測信號的頻率。

3實現(xiàn)結(jié)果及分析

3.1數(shù)的表示方法

本設(shè)計采用VHDL語言進行定點程序編程，根據(jù)計算中變量的動態(tài)范圍將數(shù)據(jù)定為32位的定點小數(shù)格式，包括1位符號位、2位整數(shù)位和29位小數(shù)位。用h表示角頻率搜索的步長，一般情況下，角頻率ω相對較大，而步長h相對較小，若分別用32位的定點小數(shù)表示，則ω會產(chǎn)生溢出，且h表示也不精確，而ω和h相乘的結(jié)果在32位定點小數(shù)表示的范圍內(nèi)，因此，本論文把ω和h相乘的結(jié)果當(dāng)作一個整體作為系統(tǒng)的輸入，這樣就可以避免數(shù)據(jù)的溢出，同時減少數(shù)據(jù)表示的位數(shù)，從而節(jié)省了部分硬件資源。

圖8　內(nèi)接矩形法實現(xiàn)流程圖Fig.8　Flow chart of inscribed rectangle method

圖9　內(nèi)接矩形法硬件圖Fig.9　Structure diagram of inscribed rectangle method

3.2實現(xiàn)結(jié)果

3.2.1零輸入時的結(jié)果

在輸入為0的情況下，改變γ的值，使系統(tǒng)分別處于不同的狀態(tài)，觀察其輸出結(jié)果。圖10為γ=0.75時的結(jié)果；圖11為γ=0.875時的結(jié)果。從圖10和圖11可以看出，當(dāng)γ=0.75時，系統(tǒng)處于混沌狀態(tài)，輸出結(jié)果雜亂無章；當(dāng)γ=0.875時，系統(tǒng)處于大周期狀態(tài)，輸出結(jié)果有一定規(guī)律。該結(jié)果與上文所述原理一致。

3.2.2狀態(tài)判決電路的判決結(jié)果

圖12為狀態(tài)判決電路的輸出結(jié)果，檢測出的頻率與輸入的待測信號的頻率相同，其中，ω0hout為被檢測出的信號頻率的定點值。

圖10　γ=0.75混沌狀態(tài)輸出Fig.10　Output of chaotic state

圖11　γ=0.875大周期狀態(tài)輸出Fig.11　Output of periodic state

圖12　狀態(tài)判決電路輸出結(jié)果Fig.12　Output of state-decision circuit

3.2.3資源分析與性能分析

對設(shè)計進行功耗分析，如圖13所示，所采用的芯片是Zynq-7000。由圖13可知，芯片總功率為0.157 W。對其進行動態(tài)分析，片上功率占總功率的23%，占用資源較少。

圖13　功耗和資源分析Fig.13　Analysis of power consumption and resources

對設(shè)計進行時序分析，首先，對時鐘進行約束，然后，觀察系統(tǒng)支持的最快時鐘。時序分析結(jié)果如圖14所示。從圖14可以看出，建立和保持時間分別為4.532 ns和0.226 ns，脈沖寬度為4.500 ns。由此得到，時鐘最高頻率為222 MHz。由上文可知，計算一個數(shù)據(jù)需要20個時鐘周期，由此得出，數(shù)據(jù)吞吐率為11.1 MHz。

圖14　時序分析結(jié)果Fig.14　Display of time series analysis

4結(jié)束語

本論文主要運用FPGA技術(shù)實現(xiàn)Duffing系統(tǒng)，根據(jù)并發(fā)運行原理提高運行速度，利用模塊共用節(jié)省硬件資源。過程中采用遞推數(shù)列的方法計算正弦值，在不影響運行速度的前提下減少了硬件資源的利用。此外，本論文還運用相位分割法進行Duffing系統(tǒng)狀態(tài)的檢測并進行仿真，結(jié)果正確。

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Weak signal monitoring algorithm and realization technology on the FPGA

GAO Zhenbin，TIAN Xiaoxu

(School of Electronic Information Engineering, Hebei University of Technology, Tianjin 300401,P.R.China)

Abstract:The algorithm of detecting weak signal based on chaotic oscillator theory is researched and implemented in field programmable gate arrays(FPGA). Considering the obvious differences of phase diagram between two conditions of chaos and large cycle, the method based on the phase diagram segmentation is proposed and implemented in FPGA. Duffing chaotic algorithm and system state identification are combined in FPGA. According to the principle of parallel and pipeline, the structure of duffing equation is adjusted. Furthermore, the recursive sequence is applied to calculate sine value for more efficient hardware resource usage. The VHDL hardware description language is employed to design the RK4 module and inspection module which is the core of Duffing system, and verify the correctness of the design on vivado integrated development environment. The system can detect weak sinusoidal signals with various frequencies by changing the frequency of the driving force. Experiments show that the system can detect the signal which has the same frequency with the system signal.

Keywords：weak signal monitoring; field programmable gate arrays(FPGA); chaos oscillator; Duffing chaos oscillator; recursion sequence

DOI：10.3979/j.issn.1673-825X.2016.03.003

收稿日期：2015-07-04

修訂日期：2016-03-03通訊作者：高振斌gaozhenbin@hebut.edu.cn

基金項目：國家自然科學(xué)基金(61139001)

Foundation Item：The National Natural Science Foundation of China (61139001)

中圖分類號：TN911.72

文獻標(biāo)志碼：A

文章編號：1673-825X(2016)03-0297-06

作者簡介：

高振斌(1973-)，男，天津人，教授，博士，碩士生導(dǎo)師，主要研究方向為專用集成電路設(shè)計、通信信號處理等。E-mail：gao_zb@163.com。

田曉旭(1990-)，女，河北石家莊人，碩士研究生，主要研究方向為數(shù)字信號處理理論與應(yīng)用。E-mail：1548507292@qq.com。

(編輯：王敏琦)