一種基于共模負(fù)反饋的高性能運(yùn)算放大器的設(shè)計(jì)*

范凱鑫，徐光輝，徐　勇，張開禮

(解放軍理工大學(xué) 通信工程學(xué)院，江蘇 南京 210007)

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一種基于共模負(fù)反饋的高性能運(yùn)算放大器的設(shè)計(jì)*

范凱鑫，徐光輝，徐勇，張開禮

(解放軍理工大學(xué) 通信工程學(xué)院，江蘇 南京 210007)

摘要：設(shè)計(jì)了一種基于CSMC 0.25 μm CMOS工藝的高性能全差分輸入的折疊式共源共柵運(yùn)算放大器電路。該電路由折疊式共源共柵運(yùn)放模塊、差分輸出模塊與共模負(fù)反饋模塊組成，具有單位增益帶寬高、穩(wěn)定性好、開環(huán)增益大等優(yōu)點(diǎn)。通過Cadance對此電路進(jìn)行進(jìn)一步的設(shè)計(jì)優(yōu)化與仿真，表明該電路在5 V電源電壓下，直流開環(huán)增益為115 dB、單位增益帶寬為30 MHz、共模抑制比為185 dB、相位裕度為66°，達(dá)到了預(yù)期的設(shè)計(jì)目標(biāo)。

關(guān)鍵詞：折疊式共源共柵；共模負(fù)反饋；運(yùn)算放大器；CMOS工藝

0引言

運(yùn)算放大器是模擬集成電路的常用模塊，大量具有不同復(fù)雜程度的運(yùn)放被用來實(shí)現(xiàn)各種功能，從直流偏置的產(chǎn)生到高速放大或者濾波，運(yùn)算放大器都扮演著重要的角色。隨著CMOS工藝的不斷發(fā)展，電源電壓和晶體管的溝道長度減小，為運(yùn)放的設(shè)計(jì)提出了更高的要求。運(yùn)放的性能好壞將直接決定著整個電路系統(tǒng)的優(yōu)劣。因此，高性能運(yùn)放的設(shè)計(jì)是當(dāng)前模擬集成電路與數(shù)?；旌霞呻娐费芯康臒狳c(diǎn)。

增益與帶寬是衡量運(yùn)放性能的兩個重要性能指標(biāo)。一般來說低偏置電流、長溝道、多級放大運(yùn)放電路可以實(shí)現(xiàn)高增益，然而高單位增益帶寬電路又要求電路由高偏置電流、短溝道、單級運(yùn)放電路來實(shí)現(xiàn)。由于共源共柵電路所具有的良好頻率特性、高輸出阻抗、主極點(diǎn)由負(fù)載電容決定等優(yōu)點(diǎn)，可以在不降低增益帶寬積的條件下提高直流增益，是兩者的一個良好的折中。

1電路設(shè)計(jì)

1.1輸入級的設(shè)計(jì)

本文運(yùn)放輸入級采用的是共源共柵運(yùn)放，根據(jù)結(jié)構(gòu)不同共源共柵運(yùn)放可以分為折疊式共源共柵與套筒式共源共柵運(yùn)放兩種。套筒式共源共柵運(yùn)放具有功耗低、頻率特性好、速度高和帶寬大等優(yōu)點(diǎn)，然而套筒式共源共柵運(yùn)放的輸出擺幅較小，很難使輸入與輸出短路，不利于閉環(huán)使用。相比較折疊式共源共柵運(yùn)放同樣具有功耗低、頻率特性好、速度高和帶寬大等優(yōu)點(diǎn)而且它的輸出擺幅遠(yuǎn)大于套筒結(jié)構(gòu)，可以閉環(huán)使用，具有更大的使用范圍[1]。因此本文采用折疊共源共柵結(jié)構(gòu)作為運(yùn)放的輸入級。

圖1　折疊式共源共柵運(yùn)放

運(yùn)放的單位增益帶寬是由負(fù)載電容決定，單位增益帶寬為

其中Ccom為共模反饋電容。在共源共柵管N1、N2的源極存在較大的寄生電容，將引入一個次極點(diǎn)頻率。由于N1、N2管的柵源電容一般大于源極其它的寄生電容，對于放大器次極點(diǎn)的頻率決定起著主要的作用。因此可以減小共源共柵管的溝道長度或者增大靜態(tài)工作電流，都可以增大次極點(diǎn)頻率，有效地提高放大器的單位增益帶寬。

1.2輸出級的設(shè)計(jì)

為了能夠?qū)崿F(xiàn)高增益，本文采用了兩級放大器結(jié)構(gòu)，輸出級采用共源級放大器(見圖2)，為了能夠滿足輸出電壓擺幅，采用了共源級放大電路[2]。其中，N1作為共源級輸入管，P1作為電流源負(fù)載相比于電阻負(fù)載可以有效地提高輸出擺幅和降低功耗，Vb提供偏置電壓。運(yùn)放的增益為：Av=gm1(ro1‖ro2)，其中g(shù)m1為NMOS管N1的輸入跨導(dǎo)，ro1與ro2分別為P1與N1的輸出電阻。

圖2　共源級放大器

1.3共模負(fù)反饋電路的設(shè)計(jì)

本文所設(shè)計(jì)的運(yùn)放采用的是全差分運(yùn)放，相比較于普通的單端運(yùn)放，全差分運(yùn)放有著較大的輸出擺幅而且避免了鏡像極點(diǎn)，達(dá)到了很高的閉環(huán)程度。然而，在高增益全差分放大器中，輸出共模電平對于器件特性與適配相當(dāng)敏感，而且難以通過差動反饋來達(dá)到穩(wěn)定。若輸出共模電平無法確定，便會使輸出電平隨之變化進(jìn)而導(dǎo)致N1、N2、P4、P5進(jìn)入線性區(qū)，使電路無法正常工作[3-4]。因此，我們需要增加共模反饋檢測網(wǎng)絡(luò)來檢測兩個輸出端的共模電平，并有根據(jù)地調(diào)節(jié)放大器的偏差電流。關(guān)于共模負(fù)反饋的檢測主要分為以下三個步驟：檢測電路的輸出共模電平；與參考電壓進(jìn)行比較；將誤差送回放大器偏置網(wǎng)絡(luò)?；诖吮疚乃婕暗姆糯笃鞴材z測反饋電路如圖3所示。

圖3　共模負(fù)反饋電路

如圖3所示：該共模反饋電路的原理是將電路的兩個輸出端Vout1與Vout2的共模電平與參考電平Vref進(jìn)行比較，然后通過N1、N2管的柵極將通過比較所產(chǎn)生的反饋電壓傳輸?shù)焦苍垂矕湃罘蛛娐?。從而調(diào)節(jié)直流偏置，進(jìn)而穩(wěn)定輸出端的共模電平。

1.4運(yùn)放偏置與整體電路設(shè)計(jì)

偏置電路設(shè)計(jì)如圖4所示，其中Ibias1與Ibias2為5uA的基準(zhǔn)電流源用來驅(qū)動偏置電路產(chǎn)生Vb1、Vb2、Vb3等偏置電壓[5]。為了能夠最大限度地降低誤差，偏置電路晶體管的寬長比與折疊式共源共柵運(yùn)放電路的寬長比一致。

圖4　運(yùn)放偏置電路

運(yùn)放的整體電路如圖5所示，其中運(yùn)放的輸入級為折疊式共源共柵運(yùn)放，輸出級采用了有源負(fù)載的共源放大器電路，最后輸出端通過共模負(fù)反饋電路將電壓差值反饋回放大器偏置從而穩(wěn)定共模輸出電壓。其中，在共源輸出級，我們采用了密勒補(bǔ)償電容C1、C2使主極點(diǎn)向高頻方向移動，非主極點(diǎn)向低頻方向移動，實(shí)現(xiàn)了極點(diǎn)分離，確保了電路具有的相位裕度；電阻R1、R2用于將右半面零點(diǎn)向高頻方向移動以降低零點(diǎn)對于環(huán)路的不良影響，從而實(shí)現(xiàn)電路的穩(wěn)定。

圖5　運(yùn)放整體電路

2仿真結(jié)果與分析

本電路采用CSMC 0.25 μm工藝模型，通過Cadance Spectre軟件對其進(jìn)行原理圖繪制與仿真。如圖6所示為運(yùn)放的增益和相位曲線圖，仿真結(jié)果表明，該運(yùn)放開環(huán)增益為115 dB，具有30 MHz帶寬，相位裕度為66°，達(dá)到了設(shè)計(jì)要求。

圖7所示為本文所設(shè)計(jì)運(yùn)算放大器的共模增益仿真結(jié)果，其低頻共模增益為110 dB。圖8所示為運(yùn)算放大器的共模抑制比仿真結(jié)果，其低頻共模抑制比為185 dB。表1為運(yùn)放性能對比。

圖7　運(yùn)放共模增益

圖8　共模抑制比

參數(shù)文獻(xiàn)[2]文獻(xiàn)[4]本文直流增益100.1dB121.5dB115dB單位增益帶寬10.1MHz12MHz30MHz共模抑制比84.1dB130.1dB185dB

3結(jié)語

本文設(shè)計(jì)了一種基于共模負(fù)反饋的高性能折疊式共源共柵全差分放大器。其中，折疊式共源共柵結(jié)構(gòu)滿足了高增益、寬帶寬的要求；基于共源結(jié)構(gòu)的輸出級滿足了高增益的要求；共模負(fù)反饋網(wǎng)絡(luò)及RC補(bǔ)償電路使電路具有穩(wěn)定的共模電平。通過Cadance Spectre仿真軟件對該放大器分別進(jìn)行直流仿真、交流仿真及瞬態(tài)仿真，仿真結(jié)果表明該電路低頻開環(huán)增益為115 dB、相位裕度為66°、共模抑制比為185 dB及電源電壓抑制比,達(dá)到了設(shè)計(jì)要求。

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A High-Performance Operational Amplifier based on CMFB Circuit

FAN Kai-xin，XU Guang-hui，XU Yong，ZHANG Kai-li

(College of Communications Engineering，PLA University of Science and Technology,Nanjing Jiangsu 210007,China)

Abstract：Based on CSMC 0.25 μm CMOS technology,a high-performance and full differential input operational amplifier with folded-cascode structure is designed.The amplifier circuit is composed of the folded-cascode operational mode,the differential output module and the CMFB module,and is of wide unity gain bandwidth,good stability and big open-loop gain.Further optimization and simulation of this circuit by Cadance indicate that this circuit,at 5V supply voltage,has a DC open-loop gain of 115 dB,a unity gain bandwidth of 30 MHz,a CMRR of 185 dB and a phase margin of 66°,thus satisfying the expected design target.

Key words：folded-cascode; CMFB; operational amplifier; CMOS process

doi:10.3969/j.issn.1002-0802.2016.02.023

* 收稿日期：2015-09-08；修回日期：2015-12-19Received date:2015-09-08；Revised date：2015-12-19

中圖分類號：TN91

文獻(xiàn)標(biāo)志碼：A

文章編號：1002-0802(2016)02-0243-04

作者簡介：

范凱鑫(1990—)，男，碩士研究生，主要研究方向?yàn)槟?shù)混合集成電路設(shè)計(jì);

徐光輝(1973—)，男，副教授，主要研究方向?yàn)镾OC技術(shù)與嵌入式系統(tǒng)設(shè)計(jì)；

徐勇(1974—)，男，副教授，主要研究方向?yàn)槟?shù)混合與射頻集成電路設(shè)計(jì);

張開禮(1989—)，男，碩士研究生，主要研究方向?yàn)槟?shù)混合集成電路設(shè)計(jì)。