基于FPGA的超高速數(shù)據(jù)采集傳輸系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

焦喜香，羅進(jìn)川，向海生，2（.中國(guó)電子科技集團(tuán)公司第38研究所；2.孔徑陣列和空間探測(cè)安徽省重點(diǎn)實(shí)驗(yàn)室，合肥 230088）

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基于FPGA的超高速數(shù)據(jù)采集傳輸系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

焦喜香1，羅進(jìn)川1，向海生1，2
（1.中國(guó)電子科技集團(tuán)公司第38研究所；2.孔徑陣列和空間探測(cè)安徽省重點(diǎn)實(shí)驗(yàn)室，合肥 230088）

摘 要：介紹了基于軟件無(wú)線電的設(shè)計(jì)思想，采用FPGA與12合1光纖模塊來(lái)實(shí)現(xiàn)高速寬帶數(shù)字采集傳輸系統(tǒng)的設(shè)計(jì)，詳細(xì)闡述了該系統(tǒng)的實(shí)現(xiàn)方法、注意事項(xiàng)以及主要的指標(biāo)測(cè)試。實(shí)踐證明該系統(tǒng)可以很好的運(yùn)用于通信、雷達(dá)系統(tǒng)以及電子測(cè)量等領(lǐng)域。

關(guān)鍵詞：ADC ；FPGA；12合一光纖模塊；高速采集

1　引言

隨著國(guó)防、電子通信以及測(cè)量等領(lǐng)域的發(fā)展，信號(hào)速度越來(lái)越快，系統(tǒng)處理的信號(hào)帶寬越來(lái)越寬，對(duì)接收機(jī)的要求也越來(lái)越高。軟件無(wú)線電的設(shè)計(jì)思想是盡量減少接收鏈路中模擬環(huán)節(jié)（如混頻、濾波等），將天線感應(yīng)的射頻模擬信號(hào)直接進(jìn)行數(shù)字化，該思想是實(shí)現(xiàn)寬帶接收機(jī)主要途徑之一。鑒于目前寬帶天線、ADC等技術(shù)的發(fā)展，實(shí)現(xiàn)一個(gè)理想的軟件無(wú)線電平臺(tái)的條件還不具備，但基于中頻數(shù)字信號(hào)處理的中頻收發(fā)技術(shù)已相當(dāng)成熟。因此可采用軟件無(wú)線電的中頻接收技術(shù)，減少前端的模擬環(huán)節(jié)，要盡可能多地用軟件處理來(lái)實(shí)現(xiàn)回波信號(hào)的接收［1］。下面就主要介紹基于軟件無(wú)線電思想采用FPGA技術(shù)的超寬帶數(shù)字接收機(jī)的工作原理和設(shè)計(jì)方法。

2　系統(tǒng)設(shè)計(jì)原理

在雷達(dá)系統(tǒng)中，數(shù)字采集模塊將雷達(dá)回波信號(hào)進(jìn)行模數(shù)變換、處理，按照要求的接口形式以及傳輸協(xié)議實(shí)現(xiàn)數(shù)據(jù)輸出。在本系統(tǒng)中采用軟件無(wú)線電的思想來(lái)完成數(shù)字采集系統(tǒng)的設(shè)計(jì)，因此對(duì)回波數(shù)據(jù)采集處理傳輸都提出很高的要求。系統(tǒng)中采用高速ADC、高端FPGA以及高速光纖模塊為硬件平臺(tái)來(lái)實(shí)現(xiàn)數(shù)據(jù)的采集傳輸。

2.1器件選型考慮

波該系統(tǒng)硬件電路設(shè)計(jì)以FPGA為核心的，為了保證處理速度和邏輯單元的容量采用Xilinx 公司Virtex-7系列FPGA XC7V485TFHG1761。XC7V485TFHG1761擁有37，080個(gè)RAM資源、

2800個(gè)25×18的乘法器和485，560個(gè)邏輯資源，且通道數(shù)據(jù)率達(dá)10Gbps以上的Transceiver數(shù)量達(dá)56個(gè)，其工作速度快，資源豐富，可以在內(nèi)部進(jìn)行包括數(shù)字下變頻、中頻濾波、數(shù)據(jù)融合等處理運(yùn)算，然后利用內(nèi)部高速Transceiver以及光纖模塊來(lái)進(jìn)行數(shù)據(jù)傳輸，可以滿足海量數(shù)據(jù)傳輸?shù)囊蟆DC選用在四通道模式下單通道最高采樣率可達(dá)1.25Gsps，單通道模式下最高采樣率可達(dá)5Gsps的e2v公司EV10AQ190 。

2.2時(shí)鐘管理模塊

采樣為了保證雷達(dá)回波數(shù)據(jù)的一致性，就要實(shí)現(xiàn)8個(gè)通道的同步采樣，因此兩個(gè)ADC要使用同相時(shí)鐘采樣。輸入的采樣時(shí)鐘信號(hào)經(jīng)過(guò)時(shí)鐘芯片ADCLK925做1：2扇出處理，然后再傳送至兩片ADC，兩個(gè)時(shí)鐘的最大時(shí)延為10ps［2］。采用具有鎖相、分頻、倍頻、移相等功能的時(shí)鐘管理芯片AD9516來(lái)產(chǎn)生光纖數(shù)據(jù)發(fā)送的參考時(shí)鐘，然后采用時(shí)鐘扇出芯片進(jìn)行1：12扇出給FPGA。同時(shí)還可對(duì)該時(shí)鐘進(jìn)行調(diào)整，滿足不同系統(tǒng)數(shù)據(jù)輸出需求。

2.3高速數(shù)據(jù)傳輸

本系統(tǒng)中雷達(dá)回波中頻信號(hào)的帶寬為400MHz，中頻為900MHz，根據(jù)帶通采樣定律，中頻信號(hào)頻率fo和采樣頻率fs滿足的關(guān)系，則此時(shí)的正交變換的乘法運(yùn)算簡(jiǎn)單。因此可確定數(shù)字接收機(jī)以1200MHz采樣率對(duì)中頻信號(hào)進(jìn)行量化，并以LVDS電平傳輸給FPGA。單板總的數(shù)據(jù)量為8（通道）×2（I/Q）×0.6GHz（采樣率）×8bits（位寬），經(jīng)過(guò)8b/10b編碼后，總的數(shù)據(jù)量為96Gbps。

2.4電路設(shè)計(jì)注意事項(xiàng)

高速電路板級(jí)設(shè)計(jì)時(shí)要避免產(chǎn)生信號(hào)完整性以及電源完整性等問(wèn)題。 因此在設(shè)計(jì)中要有如下的注意事項(xiàng)：

首先布局時(shí)要考慮模數(shù)電路分開(kāi)，PCB疊層要對(duì)稱設(shè)計(jì)，防止電路板翹曲；走線時(shí)的優(yōu)先考慮時(shí)鐘線，要盡可能的短，同時(shí)可采用包地處理；ADC與FPGA之間的數(shù)據(jù)傳輸線采用LVDS差分線，走線時(shí)要保證每一對(duì)都要等長(zhǎng)、等間距，同時(shí)80對(duì)信號(hào)線長(zhǎng)度要盡量保持一致，誤差控制在±3mm以內(nèi)，使高速信號(hào)傳輸路徑的阻抗盡量保持連續(xù)，減小信號(hào)畸變和反射［3］；FPGA與光模塊之間的數(shù)據(jù)線同樣有此要求，并且盡量不要走過(guò)孔。如果不能避免的話，過(guò)孔盡量用小直徑的孔，同時(shí)在層疊安排上以Stub 最短為原則。在外部電源輸入端以及內(nèi)部每個(gè)電源芯片輸出端加EMI濾波器，抑制尖峰干擾，減小電源紋波。

再次要進(jìn)行電源完整性和信號(hào)完整性仿真。對(duì)板級(jí)系統(tǒng)電路關(guān)鍵信號(hào)線進(jìn)行信號(hào)完整性仿真，減小線間串?dāng)_，提高隔離度；同時(shí)對(duì)關(guān)鍵信號(hào)傳輸線進(jìn)行眼圖仿真，注意阻抗匹配，減小傳輸?shù)恼`碼率；對(duì)PCB進(jìn)行電源完整性仿真，通過(guò)在合適的位置加恰當(dāng)容值的去耦電容，來(lái)降低電源和地平面上的目標(biāo)阻抗，盡可能不要將關(guān)鍵的器件和走線放在諧振較大的區(qū)域。同時(shí)要考慮電磁兼容，系統(tǒng)外結(jié)構(gòu)要進(jìn)行適當(dāng)?shù)碾姶牌帘未胧?，提高系統(tǒng)性能，減少外界對(duì)系統(tǒng)的干擾以及系統(tǒng)對(duì)前端模擬的干擾。

3　FPGA軟件設(shè)計(jì)

為在目前雷達(dá)系統(tǒng)的應(yīng)用中，該采集板主要完成雷達(dá)回波數(shù)據(jù)采集處理傳輸，同時(shí)接收監(jiān)控的控制碼，傳送給射頻前端。FPGA內(nèi)部的邏輯框圖如圖1所示。

首先FPGA中集成的高速SERDES通道把ADC傳輸過(guò)來(lái)的高速LVDS信號(hào)實(shí)現(xiàn)串并轉(zhuǎn)換，降速為FPGA可處理的低速并行信號(hào)。然后進(jìn)行數(shù)字下變頻（DDC）操作得到基帶I/Q正交數(shù)據(jù)，經(jīng)過(guò)延遲校正后，將該數(shù)據(jù)與控制信息、慣導(dǎo)數(shù)據(jù)按照傳輸協(xié)議進(jìn)行組幀，經(jīng)過(guò)GTX邏輯產(chǎn)生串行數(shù)據(jù)流由光模塊發(fā)送到信號(hào)處理進(jìn)行后續(xù)的處理。同時(shí)通過(guò)光模塊接收后端信號(hào)處理傳輸過(guò)來(lái)的信息，按照傳輸協(xié)議進(jìn)行解幀、控制字提取等操作，從而實(shí)現(xiàn)對(duì)射頻前端的控制。

其中GTX收發(fā)器每個(gè)高速Transceiver通道數(shù)據(jù)率達(dá)10Gbps以上，主要完成高速串行數(shù)據(jù)的收發(fā)，內(nèi)置8b/10b編解碼、串并/并串轉(zhuǎn)換以及時(shí)鐘等模塊。首先將組幀模塊送來(lái)的數(shù)據(jù)進(jìn)行對(duì)齊、編碼和并串轉(zhuǎn)換操作，再通過(guò)光模塊將數(shù)據(jù)給信號(hào)處理；另一方面將光電轉(zhuǎn)換后的信號(hào)處理送來(lái)的數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換、解碼和緩沖處理，恢復(fù)出信息給解幀模塊。數(shù)字下變頻是整個(gè)邏輯的核心，主要是通過(guò)數(shù)據(jù)與數(shù)控振蕩器（NCO）生成的余選、正弦波信號(hào)相乘，然后H經(jīng)過(guò)半帶濾波器（BF）和有限沖擊響應(yīng)濾波器（FIR）進(jìn)行抽取和濾波操作，得到I支路和Q支路數(shù)據(jù)［4］。時(shí)鐘管理模塊主要完成FPGA內(nèi)部所有邏輯所需時(shí)鐘的產(chǎn)生，其中包括采樣時(shí)鐘的扇出，通過(guò)20MHz基準(zhǔn)時(shí)鐘經(jīng)過(guò)時(shí)鐘管理芯片的倍頻、分頻、移相、扇出等操作產(chǎn)生GTX Transceiver 發(fā)送接收參考時(shí)鐘，同時(shí)由20MHz時(shí)鐘分頻產(chǎn)生內(nèi)部時(shí)序控制所需10MHz本地邏輯時(shí)鐘等。同時(shí)由于FPGA的Transceiver通道高達(dá)10Gbps數(shù)據(jù)傳輸率以及2800個(gè)乘法器等資源，且12合1光纖模塊通道傳輸速率為10.32Gbps，內(nèi)部可以實(shí)現(xiàn)重采樣和數(shù)據(jù)的1：2分發(fā)傳輸。

4　測(cè)試結(jié)果

根據(jù)需要，我們主要對(duì)ADC的有效位以及數(shù)字下變頻后的信噪比、無(wú)雜散動(dòng)態(tài)范圍進(jìn)行測(cè)試。設(shè)定ADC的采樣率為1.2GSPS，輸入頻率為905MHZ，幅度為-6dBm的正弦波信號(hào)進(jìn)行采集測(cè)試，然后保存數(shù)據(jù)，運(yùn)用Matlab程序進(jìn)行分析。

從圖2可以看出，有效位可以達(dá)到6.6bit，信噪比SNR可以達(dá)到44.3dB，無(wú)雜散動(dòng)態(tài)范圍為47.6dBFS。對(duì)另外幾個(gè)通道進(jìn)行相同的測(cè)試，結(jié)果都可以實(shí)現(xiàn)此結(jié)果。

5　結(jié)語(yǔ)

本文介紹的高速采集系統(tǒng)以ADC、FPGA以及高速光纖模塊為硬件平臺(tái)，可實(shí)現(xiàn)8通道1.2Gsps，傳輸數(shù)據(jù)量高達(dá)96Gbps的數(shù)據(jù)采集傳輸系統(tǒng)，且可擴(kuò)展實(shí)現(xiàn)最大為5GHz帶寬數(shù)據(jù)采集，該采集板已成功運(yùn)用于某雷達(dá)信號(hào)采集處理系統(tǒng)中，且由于其具有很好的軟件化、通用性和可擴(kuò)展性等特點(diǎn)，可運(yùn)用于多部雷達(dá)信息處理系統(tǒng)。

參考文獻(xiàn)：

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［4］楊小牛，陸安南，金飚譯.寬帶數(shù)字接收機(jī)［M］.北京：電子工業(yè)出版社，2002（10）.

DOI：10.16640/j.cnki.37-1222/t.2016.13.143

作者簡(jiǎn)介：焦喜香（1982-），女，工程師，研究方向：高速數(shù)據(jù)收發(fā)技術(shù)。