具有統(tǒng)一時間標志的多路數(shù)據(jù)采集系統(tǒng)設(shè)計

衛(wèi)　霞， 張麗紅， 郭艷艷

(山西大學 物理電子工程學院， 山西 太原 030006)

具有統(tǒng)一時間標志的多路數(shù)據(jù)采集系統(tǒng)設(shè)計

衛(wèi)霞， 張麗紅， 郭艷艷

(山西大學 物理電子工程學院， 山西 太原 030006)

摘要:在多路模擬量與數(shù)字量采集系統(tǒng)中， 因數(shù)字量信號發(fā)送時間的隨機性， 無法得到周期性的數(shù)字量接收時間信息. 本文提出了一種在同一時間坐標系下測試分析模擬量和數(shù)字量數(shù)據(jù)的設(shè)計方案， 將ADC采樣時鐘作為同步時鐘信號， 在串口接收數(shù)據(jù)的空閑時間段內(nèi)， 利用FPGA將數(shù)字量數(shù)據(jù)與同步時鐘信息進行混合編幀， 使采集系統(tǒng)有了在同一時間域下的完整數(shù)據(jù)， 并使用Quartus Ⅱ軟件進行了仿真與分析. 經(jīng)實踐應用， 驗證了該方法的可行性.

關(guān)鍵詞:數(shù)據(jù)采集； 統(tǒng)一時間標志； 混合編幀； FPGA

目前， 數(shù)據(jù)采集系統(tǒng)更多地要求采集不同設(shè)備的各種信號， 包括模擬信號的采集和數(shù)字信號的接收. 在面對采集不同種類信號時， 通常采用兩種方法： 一種是對模擬量和數(shù)字量數(shù)據(jù)獨立編幀分別存儲[1]； 另一種是對模擬量和數(shù)字量進行數(shù)據(jù)混合編幀存儲， 即對不同種類的信號加上不同的幀標志來區(qū)別[1-4]. 由于數(shù)字量信號發(fā)送的隨機性， 這兩種方法都無法確定接收到的數(shù)字信號在整個采集過程中的確定時間， 導致出現(xiàn)了模擬信號與數(shù)字信號在同一采集時間域中的時間不能統(tǒng)一的問題.

為了便于事后對數(shù)據(jù)進行分析處理， 能夠在同一時間坐標系下準確反映模擬量數(shù)據(jù)和數(shù)字量數(shù)據(jù)的時序關(guān)系， 本文提出將數(shù)字量數(shù)據(jù)與時間標志信息進行混合編幀的方法.

1系統(tǒng)總體設(shè)計

以8路模擬信號的采集和1路數(shù)字信號的接收為例， 實現(xiàn)數(shù)字量數(shù)據(jù)與時間標志信息進行混合編幀的系統(tǒng)原理如圖 1 所示. 整個系統(tǒng)包含3個部分： 信號采集接收， 數(shù)據(jù)編碼處理和通訊傳輸.

圖 1　系統(tǒng)原理框圖Fig.1　System principleblock diagram

信號采集接收電路用于完成模擬信號的調(diào)理和數(shù)字量信號的接收. 模擬信號調(diào)理模塊采用LINENR公司的LTC2051運算放大器搭建模擬信號調(diào)理跟隨電路， 調(diào)理后的電壓信號在AD轉(zhuǎn)換的量程范圍內(nèi). 通過ADG608多路模擬開關(guān)實現(xiàn)多路模擬信號的通道切換；AD轉(zhuǎn)換器選用BB公司的ADS7881完成多路模擬信號的模數(shù)轉(zhuǎn)換. 對于數(shù)字量信號的接收， 選用MAMIM公司的MAX3490芯片， 該接口芯片將RS422標準的差分信號轉(zhuǎn)換成FPGA模塊可以進行處理的單端3.3V電壓信號， 由FPGA模塊對數(shù)字量進行接收處理.

數(shù)據(jù)編碼處理模塊選用FPGA芯片來實現(xiàn)和完成， 通過VHDL語言編寫模塊化的程序來實現(xiàn)多路模擬開關(guān)MUX的切換、ADC的時序控制、 數(shù)字信號的接收、 同步時間標志的插入以及編碼數(shù)據(jù)的緩存.FPGA芯片選用ALTERA公司cyclone系列EP1C6T144I7， 其供電電壓為3.3V， 具有內(nèi)部可編程邏輯單元多、 運行速度快、 功耗低、 輸出時序穩(wěn)定等特點[5].

考慮到系統(tǒng)的可擴展性和功能多樣性， 通訊傳輸模塊沒有選用專用的SPI通訊接口芯片來實現(xiàn)數(shù)據(jù)通訊， 而是選用了SILAB公司C8051F340型號的MCU. 該器件內(nèi)部集成了多種形式的通訊外設(shè)接口， 通過編程實現(xiàn)對外設(shè)接口的操作， 具有操作靈活， 擴展性強的特點.

2系統(tǒng)軟件設(shè)計

本系統(tǒng)軟件包括數(shù)據(jù)編碼和數(shù)據(jù)傳輸兩部分， 其中數(shù)據(jù)編碼是整個系統(tǒng)的核心.

2.1數(shù)據(jù)編碼程序設(shè)計

數(shù)據(jù)編碼程序主要用于實現(xiàn)對多路模擬開關(guān)的切換控制、ADC的轉(zhuǎn)換控制、 數(shù)字量數(shù)據(jù)的接收、 同步時間標志的插入、 數(shù)據(jù)的寫入緩存控制， 最終形成一幀數(shù)據(jù)流. 程序設(shè)計了獨立的ADC控制模塊、 數(shù)字量接收模塊和時間標志插入模塊.

ADC控制模塊主要功能是依據(jù)ADS7881的控制時序圖[6]， 如圖 2 所示， 在ADS7881的引腳發(fā)出相應的時序控制信號， 實現(xiàn)ADC啟動轉(zhuǎn)換和數(shù)據(jù)讀取， 并完成模擬信號的通道切換， 轉(zhuǎn)換數(shù)據(jù)的編碼和數(shù)據(jù)發(fā)送， 同時將ADC的采樣時鐘作為同步時鐘信號發(fā)送給時間標志插入模塊. 整個控制過程由狀態(tài)機實現(xiàn)， 狀態(tài)機如圖 3 所示.

數(shù)字量接收模塊主要是完成數(shù)字量數(shù)據(jù)的檢測和接收， 在復位狀態(tài)無效的情況下， 通過檢測起始位進行異步接收. 其狀態(tài)機如圖 4 所示.

圖 2　ADS7881控制時序圖Fig.2　ADS7881 control sequence chart

圖 3　ADC控制模塊程序狀態(tài)機Fig.3　The ADC control module program state machine

圖 4　數(shù)字量接收模塊狀態(tài)機Fig.4　Digital receiver module state machine

圖 5　數(shù)字量編碼幀結(jié)構(gòu)Fig.5　Digital coding frame structure

圖 6　時間標志插入模塊的狀態(tài)機Fig.6　Time tag insertion module state machine

數(shù)字量編碼是將數(shù)字量數(shù)據(jù)和模擬量的同步時間信息按照一定的協(xié)議進行混合編碼， 那么在何時插入同步時間信息就成為了關(guān)鍵. 采用的方法是通過時間標志插入模塊， 一方面 記錄ADC控制模塊發(fā)送過來的同步時鐘信號，另一方面去檢測數(shù)字量接收模塊是否有數(shù)據(jù)在接收， 當檢測到數(shù)字量接收模塊在設(shè)定時間內(nèi)沒有接收到數(shù)據(jù)時， 讀取記錄的當前同步時鐘值， 按照數(shù)據(jù)幀編碼結(jié)構(gòu)將其寫入到數(shù)字量緩存FIFO中， 并繼續(xù)檢測串口是否再次收到數(shù)據(jù)， 如果沒有檢測到數(shù)據(jù)， 就不再插入時間標志， 即時間標志只插入一次； 如果檢測到數(shù)據(jù)， 則在數(shù)據(jù)接收完之后一定時間插入同步時間標志. 數(shù)字量編碼幀結(jié)構(gòu)如圖 5 所示. 這一控制過程由狀態(tài)機實現(xiàn)， 如圖 6 所示.

2.2數(shù)據(jù)傳輸軟件設(shè)計

采集數(shù)據(jù)通過MCU內(nèi)部的SPI通訊接口進行傳輸，MCU控制通過SPI發(fā)送數(shù)據(jù)的軟件流程如圖 7 所示.

從圖 7 中可以看出， 在MCU檢測到FPGA內(nèi)部的FIFO緩存輸出半滿信號HF為低電平時， 通過操作I/O端口在電平下降沿對FIFO的數(shù)據(jù)進行讀取， 再控制SPI控制寄存器將數(shù)據(jù)通過SPI接口發(fā)送給接收設(shè)備.

圖 7　通訊SPI發(fā)送數(shù)據(jù)流程圖Fig.7　Communication SPI sending data flow chart

3仿真結(jié)果與分析

3.1ADC控制模塊仿真分析

利用QuartusⅡ軟件對ADC控制模塊進行程序功能仿真， 仿真結(jié)果如圖 8 所示. 從圖 8 中可以看出， 按照圖2的ADC控制時序， 數(shù)據(jù)轉(zhuǎn)換完畢后， 在AD數(shù)據(jù)讀取信號ad_rd為低電平期間進行轉(zhuǎn)換數(shù)據(jù)的讀取， 并將數(shù)據(jù)按照規(guī)定好的數(shù)據(jù)幀格式進行編碼； 同時將同步時鐘信號sys_time_clk輸出到時間標志插入模塊.

圖 8　ADC控制模塊仿真結(jié)果圖Fig.8　ADC control module simulation results

設(shè)計中采用的同步時鐘是由AD采集時鐘2分頻后得到的，AD采集時鐘的分頻系數(shù)與插入的時間信息精度有關(guān)， 分頻系數(shù)越大， 時間精度越低.

3.2數(shù)字量接收模塊和時間標志插入模塊仿真結(jié)果分析

數(shù)字量接收模塊和時間標志插入模塊的程序仿真結(jié)果分別如圖 9 和圖 10 所示. 從兩個圖中可以看出， 串行接口有數(shù)據(jù)接收時， 狀態(tài)端串口忙信號t_busy為高電平， 數(shù)據(jù)接收寫入(串口寫信號uart_wr為低電平)完成后， 串口忙信號t_busy變?yōu)榈碗娖剑?當時間標志插入模塊檢測到t_busy為低電平并在低電平持續(xù)時間達到設(shè)定時間11μs時， 將同步時間標志幀寫入到緩存FIFO中. 寫入同步時間的控制信號為time_wr,在時間標志幀寫入緩存時，time_wr信號會輸出6個低電平， 完成同步時間數(shù)據(jù)的寫入.

由于串口發(fā)送數(shù)據(jù)的周期和不發(fā)送數(shù)據(jù)的空閑時間是不固定的， 為使時間標志插入模塊能適用于不同發(fā)送周期的情況， 可以通過測試空閑時間參數(shù)來靈活設(shè)置時間標志幀的寫入時刻.

從仿真結(jié)果分析可見， 由于幀結(jié)構(gòu)固定， 每路時間標志信息在幀中的位置也是固定的， 所以只要監(jiān)測到幀標志為EB90， 就可以提取出數(shù)字量的接收時間信息， 從而達到模擬量和數(shù)字量數(shù)據(jù)的時間統(tǒng)一.

圖 9　數(shù)字量接收模塊仿真結(jié)果圖Fig.9　Digital receiver module simulation results

圖 10　時間標志插入模塊仿真結(jié)果圖Fig.10　Time stamp insertion module simulation results

4結(jié)論

本設(shè)計有效地解決了采集系統(tǒng)中模擬量和數(shù)字量兩種不同信號采集接收時的時間同步問題， 使采集系統(tǒng)有了在同一時間域下的完整數(shù)據(jù)， 為試驗數(shù)據(jù)的時間分析提供了方便. 該設(shè)計能夠提供數(shù)字量數(shù)據(jù)接收更準確的時間信息， 另外AD采集時鐘的分頻系數(shù)與插入時間標志的設(shè)定時間可以靈活修改， 使設(shè)計具有一定的通用性. 目前， 本設(shè)計已成功地應用到相關(guān)項目中， 時間精度也能滿足實際要求.

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Multi-ChannelDataAcquisitionSystemDesign
withaUnifiedTimeMark

WEIXia，ZHANGLihong，GUOYanyan

(SchoolofPhysicsandElectronicEngineering，ShanxiUniversity，Taiyuan030006，China)

Abstract:It’s unable to get a periodic digital receiving time information due to the digital signals sent randomly. a multi-channel analog and digital acquisition system，designing scheme was put forward that tests and analyzes analog and digital data in the same time coordinate system. A ADC sampling clock as was used the synchronous clock signal of this system. When a serial port does not deal with data receiving, digital data and synchronous clock information are mixed as a frame based on FPGA so that a complete data can be obtained at the same time domain in acquisition system. At last, the QuartusⅡ software has carried on the simulation and analysis. Besides, practical application has verified the feasibility of this method.

Key words:data acquisition； unified time mark； mixed frame； FPGA

文章編號:1671-7449(2016)03-0267-05

收稿日期:2015-09-03

作者簡介：衛(wèi)霞(1982-)， 女， 助教， 碩士， 主要從事FPGA系統(tǒng)開發(fā)的應用研究.

通信作者：郭艷艷(1976-)， 女， 副教授， 博士， 主要從事FPGA系統(tǒng)開發(fā)的應用研究.

中圖分類號:TP274+.2

文獻標識碼:A

doi:10.3969/j.issn.1671-7449.2016.03.015