基于DSP Builder三相鎖相環(huán)的設(shè)計

羅文清 勞雪婷 呂玉波 劉暢

摘 要：傳統(tǒng)三相鎖相環(huán)的設(shè)計方法占用資源多，開發(fā)效率低下，針對這一特點，該文在DSP Builder環(huán)境下實現(xiàn)了三相鎖相環(huán)的設(shè)計。在Simulink環(huán)境下進(jìn)行建模仿真后，利用Signal Compiler模塊將MDL文件直接轉(zhuǎn)化為可綜合的硬件描述語言，整個過程無須人工編程。最后，將HDL代碼下載到FPGA芯片上進(jìn)行實物驗證。結(jié)果表明，此三相鎖相環(huán)可以快速實現(xiàn)精確鎖相，驗證了該設(shè)計方法的可行性和有效性。

關(guān)鍵詞：DSP Builder 三相鎖相環(huán) 現(xiàn)場可編程門陣列 硬件描述語言

中圖分類號：TM76 文獻(xiàn)標(biāo)識碼：A 文章編號：1672-3791（2016）03（a）-0019-02

在直流輸電、無功補償?shù)葓龊现校鬁?zhǔn)確獲取電網(wǎng)電壓相位信息。目前，工程上多以數(shù)字信號處理器為核心，實現(xiàn)離散域的三相鎖相環(huán)（PLL）算法，雖然具有編程靈活的優(yōu)點[1]，但是算法中的三角運算、乘法運算占用了大量CPU資源[2]。而現(xiàn)場可編程門陣列（FPGA）以硬件電路形式并行運行，不存在占用CPU資源的問題，更適合于工程現(xiàn)場。文獻(xiàn)[3]以FPGA器件為核心實現(xiàn)了快速鎖相，但是其基于底層Verilog HDL硬件描述語言的開發(fā)手段，存在開發(fā)效率低、優(yōu)化困難等缺點。

針對上述問題，該文采用一種全新的設(shè)計方案，實現(xiàn)三相鎖相環(huán)的快速建模與功能實現(xiàn)。在分析鎖相環(huán)基本工作原理之后，對所建立的PLL模型進(jìn)行了傳輸門級仿真。仿真結(jié)果驗證了該方案的可行性和有效性。

1 三相鎖相環(huán)的工作原理

基于同步旋轉(zhuǎn)坐標(biāo)變換的三相鎖相環(huán)主要由dq變換矩陣（鑒相器）、PI反饋控制系統(tǒng)以及積分器組成，如圖1所示。歸一化后的鑒相器輸出為：，其中為PLL相位，為電網(wǎng)實際相位。假設(shè)鎖相環(huán)鎖定電網(wǎng)相位時，鎖相環(huán)輸出相位與實際電網(wǎng)相位幾乎相等，鑒相器輸出經(jīng)過反相器后得到誤差信號，經(jīng)過PI控制器得到電網(wǎng)角頻率，經(jīng)過積分環(huán)節(jié)得到電網(wǎng)相位。系統(tǒng)經(jīng)過PI環(huán)節(jié)、積分環(huán)節(jié)、同步旋轉(zhuǎn)坐標(biāo)變換構(gòu)成一個反饋，當(dāng)時，實現(xiàn)精確鎖相。

2 DSP Builder下的PLL建模

DSP Builder是Altera公司推出的內(nèi)嵌于MATLAB/Simulink之中的系統(tǒng)級設(shè)計工具，采用圖形界面進(jìn)行建模、設(shè)計和仿真。通過調(diào)用Blockset庫下的Signal Compiler模塊，可以將Simulink的設(shè)計文件（.mdl）直接轉(zhuǎn)換成硬件描述語言，避免了人工大量編寫、優(yōu)化代碼的工作。

DSP Builder建模時需要采用Altera提供的Blockset庫，該庫中的模塊不能與標(biāo)準(zhǔn)的Simulink直接相連。因此需要定義DSP Builder的邊界，由input模塊與output模塊確定，分別代表邊界的開始與結(jié)束。根據(jù)三相鎖相環(huán)的工作原理，該文在DSP Builder環(huán)境下建立了如圖2所示的PLL模型。該模型主要由CalUd模塊、PI模塊、積分模塊組成。此外，在頂層模型中需要加入Signal Compiler模塊，可選加入TestBench模塊用于功能仿真。模型中PI控制器的積分環(huán)節(jié)由Integrator模塊實現(xiàn)，PI控制器的比例環(huán)節(jié)由Multiplier模塊實現(xiàn)。

3 HDL代碼生成與驗證

在DSP Builder環(huán)境中完成系統(tǒng)級驗證后，需要將PLL模型轉(zhuǎn)換成可以綜合的HDL代碼。轉(zhuǎn)換步驟如下：打開模型中的Signal Compiler模塊，設(shè)置Family參數(shù)為Cyclone I，Device參數(shù)為AUTO，點擊Compile按鈕，DSP Builder自動調(diào)用QuartusII軟件進(jìn)行綜合并生成網(wǎng)表文件。QuartusII綜合無誤后，選擇Export標(biāo)簽，選擇保存目錄即可自動生成VHDL代碼。此外，mdl仿真模型的仿真屬于系統(tǒng)級仿真不同于HDL代碼的功能仿真，因此需要對HDL代碼進(jìn)行功能仿真。調(diào)用模型中的TestBench模塊，打鉤ModelSim GUI復(fù)選框，運行后會自動生成HDL輸入激勵文件，并調(diào)用ModelSim仿真軟件對HDL代碼進(jìn)行功能仿真，整個過程無須人工干預(yù)，也無須編寫復(fù)雜的激勵文件，從而實現(xiàn)HDL代碼的快速驗證。圖3為三相鎖相環(huán)的實際跟蹤效果圖?？梢钥闯?，鎖相環(huán)在2～3個周波內(nèi)實現(xiàn)了精確鎖相，性能優(yōu)良。

4 結(jié)語

該文分析了三相鎖相環(huán)的工作原理，在DSP Builder環(huán)境下搭建了三相鎖相環(huán)的系統(tǒng)模型。并且利用TestBench工具對生成的HDL代碼進(jìn)行了快速驗證與仿真。最后將HDL代碼下載到FPGA芯片上進(jìn)行驗證。結(jié)果表明，基于DSP Builder的三相鎖相環(huán)設(shè)計方法可以快速實現(xiàn)模型搭建與算法設(shè)計，縮短了設(shè)計周期，提高了設(shè)計的靈活性，為FPGA快速開發(fā)提供了一種新方法。

參考文獻(xiàn)

[1] 楊華.基于DSP28335的軟件鎖相環(huán)及其在PWM整流器中的應(yīng)用[J].船電技術(shù)，2013（11）：19-23.

[2] Se-Kyo Chung.A phase tracking system for three phase utility interface inverters [J].IEEE Transactions on Power Electronics，2000，15（3）：431-438.

[3] 劉超，莊圣賢，劉思佳，等.基于FPGA的三相電網(wǎng)故障環(huán)境下鎖相技術(shù)分析[J].電子科技，2014（9）：148-152.