多電源電壓SoC芯片ESD保護設計

李文嘉+賈晨+付秀蘭+龐遵林

摘要：ESD是集成電路設計中最重要的可靠性問題之一。顯示驅(qū)動芯片是一款復雜的SoC芯片，具有多電源電壓、數(shù)模混合、面積大等特點，因此ESD設計具有很大的難度。該文根據(jù)芯片的特點，分析了ESD設計難點，在基本ESD電路的基礎上，以電源鉗位電路和軌到軌電路組成的電源ESD保護網(wǎng)絡為介紹重點，給出了全芯片ESD保護設計方案。

關鍵詞：靜電放電；全芯片ESD設計；多電源電壓；SoC

中圖分類號：TN432 文獻標識碼：A 文章編號：1009-3044（2016）04-0221-03

The ESD Protection Design for Multi-power SoC Chip

LI Wen-jia， JIA Chen， FU Xiu-lan， PANG Zun-lin

（No. 38th Research Institute， China Electronic Technology Group Corporation， Hefei 230031， China）

Abstract：Electrostatic discharge （ESD） is one of the most important reliability issues in the integrated circuit industry. Display driver chip is a complicated SoC chip， it has some special features such as multi-power， mixed-signals and large chip size， etc.. So its ESD design is very difficult. According to the characteristic of the chip， analyses for the ESD design difficulties are proposed in this paper. Based on the basic ESD circuits， the power ESD protection network composed of power clamp circuits and rail to rail circuits is introduced， and the whole-chip ESD protection design scheme is proposed.

Key words：ESD； whole-chip ESD design； multi-power； SoC

1 概述

靜電放電（ESD）是集成電路領域面臨的一個嚴重的可靠性問題，由它引起的芯片失效占比達到35%以上[1]。隨著CMOS工藝的發(fā)展，元器件的尺寸持續(xù)縮小，芯片的復雜度及規(guī)模呈指數(shù)級增長，ESD保護設計受到了更大的挑戰(zhàn)。對于一個多電源電壓、數(shù)模混合的復雜SoC芯片來說，除了按常規(guī)ESD設計，在輸入、輸出PAD以及電源、地PAD附近放置ESD防護結構，更應該從全芯片的角度來考慮ESD保護結構，從而保證芯片內(nèi)部電路不出現(xiàn)問題。

本文介紹了一個AMOLED顯示驅(qū)動芯片的全芯片ESD設計。這是一個規(guī)模大、電源系統(tǒng)復雜、數(shù)?；旌系腟oC系統(tǒng)。該芯片是基于UMC 0.162um 高壓工藝制造的，這是一種復雜的七阱工藝。由于顯示驅(qū)動芯片多電源、混合電壓、芯片面積大的特性，給芯片ESD設計帶來很高的設計難度。

2 芯片概況及ESD設計難點

2.1 芯片介紹

本文介紹的芯片是一款AMOLED顯示驅(qū)動芯片，采用UMC 0.162um 1P5M高壓工藝，器件大致分為三類：低壓（LV）、中壓（MV）和高壓（HV）。芯片支持的顯示分辨率為480X800，為長條形形狀，芯片長度約24mm。顯示驅(qū)動芯片包括了行列驅(qū)動、GAMMA校正、電荷泵系統(tǒng)、基準、LDO、振蕩器、全定制SRAM以及數(shù)字控制等多個模塊，是一個典型的數(shù)?；旌蟂oC系統(tǒng)。芯片的外部電源輸入有兩個：鋰電池和主機供電的IO電源。主機提供的IO供電電源僅為部分IO電路實現(xiàn)供電。AMOLED顯示屏所需要的其他所有電壓，都由本芯片產(chǎn)生，其能量都來自于鋰電池。電源變換電路的主要電路形式是電荷泵和LDO。表 1給出了顯示驅(qū)動芯片所需電源列表，從表中可以看到，電源個數(shù)很多，分成不同的正壓和負壓，電源系統(tǒng)非常復雜。并且在芯片內(nèi)部，地也被分成多個，分別為VSSA、VSSB、VSSR、DVSS、VSSI、AVSS。

2.2 ESD設計難點

對于顯示驅(qū)動芯片來說，ESD保護設計的難點主要體現(xiàn)在以下幾個方面。

1）芯片電源系統(tǒng)復雜，電源分組多。ESD測試時，電源分組越多，ESD測試組合將越多。在進行全芯片ESD保護設計時，需要為每一種組合都提供有效的ESD電流瀉放通路。在該顯示驅(qū)動芯片中，包括九個正電壓和三個負電壓，并且還有六個不同的地，使得芯片的ESD設計相當有難度。

2）芯片的電壓有高有低，有正有負，在不同電平之間要提供合理的ESD防護器件。芯片采用高壓工藝，器件類型多，對于不同的電壓，要選擇合適的器件類型才能滿足ESD防護的要求。

3）芯片面積大，在不同電源、不同地線引腳之間要提供足夠多的防護器件，擺放位置和擺放個數(shù)都需要仔細考慮。

4）芯片管腳眾多，總管腳數(shù)達到了2000多個。除了電源以外，還有很多信號管腳，包括模擬和數(shù)字的，都需要提供相應的ESD保護結構。

3 ESD保護電路

3.1 ESD保護器件

進行ESD保護電路設計，首先要選擇合適的ESD保護器件用以構建ESD電流瀉放通路。ESD保護器件分為基于正向?qū)a放電流（如正向?qū)ǖ亩O管）和基于負阻效應開啟瀉放電流兩類。柵接地NMOS（GGNMOS）或者柵接電源PMOS（GDPMOS）、場氧化晶體管（FOD）、硅控整流器結構（SCR）等都屬于第二種。一個好的ESD保護器件應該有以下幾個特點[2]：1）開啟電壓介于柵氧擊穿電壓和電源電壓之間；2）幾乎與ESD現(xiàn)象同步的開啟時間；3）很高的ESD電流承受能力；4）通過正常I/O信號時，電路不工作；5）引入較小的電阻和電容；6）盡量小的版圖面積。

在本芯片中，有多個不同的電壓值，根據(jù)所選工藝中各器件的耐壓值大小，可分為低壓（≤1.8V）、中壓（1.8V～6V）、高壓（>6V）三大類。在進行ESD電路設計時，根據(jù)各端口信號電平的范圍，選取相應類型的ESD保護器件（二極管或MOS管）。

3.2 基本的ESD保護電路

根據(jù)PAD類型的不同，基本的ESD保護電路可以分為輸入ESD保護電路、輸出ESD保護電路和電源鉗位（Power clamp）ESD保護電路。電源鉗位ESD保護電路是在VDD與GND之間建立ESD電流瀉放通路，以保證電源懸空時I/O電路和內(nèi)部電路的安全。對于多電源系統(tǒng)，還需要在不同電源或地之間增加反向并聯(lián)的二極管或二極管串，組成軌到軌ESD保護，這也是通常所說的Cut Cell。考慮到不同電源間的噪聲影響，斷開電源之間的軌到軌電路，只連接不同地也是可以的，但從ESD角度考慮，不同地之間不允許純物理隔離（只通過襯底連接）。

3.2.1 輸入輸出I/O ESD保護電路

輸入引腳直接與內(nèi)部電路輸入晶體管的柵極相連，因此ESD保護電路必須具有泄放電流和電壓鉗制兩個功能。在顯示驅(qū)動芯片中，輸入管腳類型很多，包括模擬和數(shù)字，高壓和低壓。ESD保護電路從電路結構來說主要分為二極管和soft-pull的GGNMOS和GDPMOS晶體管兩類，部分管腳將二者結合，實現(xiàn)兩級保護結構，具體如圖 1所示。Soft-pull結構采用了gate-couple原理，可以降低NMOS管的觸發(fā)電壓，有利于NMOS管均勻?qū)╗3]。

多數(shù)用于輸入引腳的ESD保護電路都可以用于輸出引腳的保護。由于輸出引腳直接與輸出緩沖晶體管的漏極相連，因此輸出I/O電壓鉗位要求相對比較寬松，同時應避免高輸出阻抗以影響電路的輸出特性。對于數(shù)字輸出管腳而言，由于輸出緩沖晶體管本身具有較大的器件尺寸和高電流驅(qū)動能力，可作為自保護器件，但其布局方式必須遵守設計規(guī)則中有關ESD布局方面的規(guī)定。在本芯片中，充分利用輸出管寄生的二極管來泄放ESD電流。為了改善管子非均勻?qū)ǖ默F(xiàn)象，應增大輸出管漏端的電阻，這可以通過在版圖上增大漏極接觸孔和柵的距離來實現(xiàn)。

3.2.2 電源鉗位ESD保護電路

電源鉗位ESD保護電路分為靜態(tài)鉗位和瞬態(tài)鉗位兩種。圖 2給出的是顯示驅(qū)動芯片中最高正電壓VGH和最低負電壓VGL之間的靜態(tài)鉗位電路，采用GGNMOS結構來實現(xiàn)。由于VGH和VGL之間電壓差大，必須采用高壓NMOS管。這利用的是器件的靜態(tài)直流特性，使用的元件少，版圖面積較小。

圖 3給出的則是顯示驅(qū)動芯片中DVDD和DVSS之間的瞬態(tài)鉗位電路，其中電容C由MOS管來實現(xiàn)。它利用的是ESD事件的瞬時特性，響應時間短。人體放電模型（HBM）的放電波形的上升時間約10ns，而芯片上電時的電源上升時間約為微秒到毫秒級，通過將RC常數(shù)設計在次微秒到毫秒級之間，從而可以檢測電源上的ESD事件，迅速觸發(fā)大尺寸泄放器件N1，保持其開通一段固定的時間以泄放電流。在這個電路中，由于DVDD和DVSS之間的電壓差為1.8V，因此選用低壓器件來實現(xiàn)。

3.2.3軌到軌ESD保護電路

軌到軌ESD保護電路都具有雙向性能，允許ESD電流在電源之間的可逆流動。典型的軌到軌ESD保護電路可以用雙向的二極管串來實現(xiàn)，圖 4為顯示驅(qū)動芯片中VSSA與VSSR之間的軌到軌ESD保護電路。

4 全芯片ESD保護網(wǎng)絡

多電源域SoC芯片ESD保護設計的主要思路：一是芯片中任意兩個管腳間有一個“設計好”的低阻通路，這包括這兩個管腳各自的ESD保護電路，與它們相關的電源和地之間的ESD保護電路，電源線和地線，以及它們之間的接觸孔等；二是I/O模塊端口的鉗位電壓小于與I/O Pad直接相連的器件的失效電壓。全芯片ESD保護網(wǎng)絡由輸入/輸出IO、電源鉗位、軌到軌三種ESD保護電路組成[4]。

通常來說，電源鉗位電路泄放電流能力強，期望更多地ESD電流經(jīng)過電源鉗位電路泄放。在ESD情況下，兩個任意管腳之間的電壓不能超過限定電壓值。而兩個管腳之間的電壓包括ESD電流經(jīng)過的ESD保護器件的鉗位電壓、電源鉗位電路的鉗位電壓、電源線寄生電阻上的電壓降和軌到軌ESD保護二極管的壓降。因此電源ESD鉗位電路和軌到軌ESD保護電路在全芯片ESD設計中尤為重要。

在顯示驅(qū)動芯片中，電源和地都被分成了多個，各個電源和地之間的電源鉗位電路以及不同地之間的軌到軌電路需要合理組合安排，形成一個完整的網(wǎng)絡，從而保證每個電源和地之間都有低阻通路來泄放ESD電流。圖 5給出了顯示驅(qū)動芯片中九個正電源，三個負電源以及六個地之間的電源鉗位電路和軌到軌電路，從圖上可以看到，任意一個電源到任意一個地之間都可以找到一條或多條由電源鉗位電路和軌到軌電路組成的ESD電流泄放通路。以DVDD到VSSB為例，可以找到三條可能的ESD電流泄放路徑，如圖 6所示。路徑1中ESD電流依次通過DVDD →DVDD與DVSS之間的電源鉗位電路→DVSS→VDDB與DVSS之間的電源鉗位電路（二極管正向?qū)ǎ鶹DDB→VDDB與VSSB之間的電源鉗位電路→VSSB。路徑2中ESD電流依次通過DVDD →DVDD與DVSS之間的電源鉗位電路→DVSS→DVSS與AVSS之間的軌到軌電路→AVSS→VDDB與AVSS之間的電源鉗位電路（二極管正向?qū)ǎ鶹DDB→VDDB與VSSB之間的電源鉗位電路→VSSB。路徑3中ESD電流依次通過DVDD →DVDD與DVSS之間的電源鉗位電路→DVSS→DVSS與VSSR之間的軌到軌電路→VSSR→VSSR與VSSB之間的軌到軌電路→VSSB。這三條路徑的觸發(fā)電壓不一樣，在實際情況中，ESD電流會通過觸發(fā)電壓最小的那條路徑泄放?？傊呻娫淬Q位電路和軌到軌電路組成的電源ESD保護網(wǎng)絡，再加上各信號I/O自身的ESD保護電路，就構成了完整的全芯片ESD保護網(wǎng)絡。

由于驅(qū)動芯片較長，而很長電源線、地線寄生電阻、寄生電容的引入，將嚴重影響ESD防護電路的有效性[5]，因此芯片中還采用了分布式電源鉗位電路方法，即對于同一個電源信號的鉗位電路，根據(jù)情況在芯片的不同位置放置多個，從而縮短I/O管腳到電源鉗位電路的距離。同時，盡可能加寬電源總線的寬度，以減小電源線的寄生電阻。與普通器件不同，芯片中所有的ESD器件在版圖上均遵循工藝廠商提供的ESD設計規(guī)則繪制，以提高器件本身抗ESD能力。

5 結束語

芯片ESD設計的好壞會直接影響芯片的可靠性，設計師應該站在全芯片的角度，系統(tǒng)地考慮ESD防護設計。本文以顯示驅(qū)動芯片為例，介紹了多電源電壓SoC芯片ESD保護設計方案。文章首先介紹了芯片的基本情況，指出ESD設計難點。然后從芯片中用到的基本ESD電路入手，以各個電源及地之間的電源鉗位電路和軌到軌電路組成的全芯片電源ESD保護網(wǎng)絡為重點，說明了全芯片ESD防護設計思路。

參考文獻：

[1] 姚立真. 可靠性物理[M].北京： 電子工業(yè)出版社， 2004.

[2] 姜玉稀. 深亞微米CMOS工藝下全芯片ESD設計與仿真的研究[D]. 上海： 上海大學博士學位論文，2010.

[3] 曹燕杰，王勇，朱琪， 等. IC設計中的ESD保護技術探討[J]. 電子與封裝，2012，12（12）：24-30.

[4] Ker M D， Jiang H C.Whole-chip ESD protection strategy for CMOS integrated circuits in nanotechnology[J]. Proc. of the IEEE Conf. on Nanotechnology， 2001： 325–330.

[5] Ming-Dou Ker. Whole-Chip ESD Protection Design with Efficient VDD-to-VSS ESD Clamp Circuits for Submicron CMOS VLSI[J]. IEEE trans. on electron devices， 1999，46（1）.