基于CML的高速數(shù)據(jù)傳輸電路設(shè)計(jì)

馬　放，任勇峰，單彥虎，彭巧君（中北大學(xué)電子測(cè)試技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室，太原030051）

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基于CML的高速數(shù)據(jù)傳輸電路設(shè)計(jì)

馬放，任勇峰*，單彥虎，彭巧君
（中北大學(xué)電子測(cè)試技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室，太原030051）

摘要：針對(duì)現(xiàn)代數(shù)據(jù)傳輸速度越來越快、數(shù)據(jù)量越來越大的現(xiàn)狀，提出了基于CML數(shù)據(jù)傳輸標(biāo)準(zhǔn)的高速數(shù)據(jù)傳輸電路的設(shè)計(jì)。以FPGA為主控制器，協(xié)議芯片選用接口標(biāo)準(zhǔn)為CML的內(nèi)部編碼方式為8 b/10 b編碼的TLK1501芯片，以此實(shí)現(xiàn)高速數(shù)據(jù)傳輸。在FPGA中對(duì)時(shí)鐘信號(hào)進(jìn)行了時(shí)序約束實(shí)現(xiàn)邏輯控制的修正，解決了因內(nèi)部時(shí)鐘占空比失真而導(dǎo)致產(chǎn)生誤碼的問題。電路經(jīng)試驗(yàn)驗(yàn)證，具有較高的穩(wěn)定性和可靠性。

關(guān)鍵詞：CML；時(shí)序約束；8 b/10 b編碼；TLK1501

在被稱為“數(shù)據(jù)時(shí)代”的今天，為適應(yīng)數(shù)據(jù)化的高速發(fā)展，多媒體、高速處理器、網(wǎng)絡(luò)技術(shù)以及虛擬現(xiàn)實(shí)對(duì)數(shù)據(jù)信號(hào)的帶寬要求越來越大，多信道應(yīng)用日益普及，對(duì)于數(shù)據(jù)的傳輸量越來越大，速度也越來越快。而目前存在的一些點(diǎn)對(duì)點(diǎn)的物理層接口如RS-485、RS-422、SCSI等數(shù)據(jù)傳輸標(biāo)準(zhǔn)，由于其在噪聲/EMI、速度、成本、功耗等方面所固有的限制，導(dǎo)致它們?cè)絹碓诫y以勝任高速、大數(shù)據(jù)量的任務(wù)［1］。

相較于其他數(shù)據(jù)傳輸標(biāo)準(zhǔn)，電流模式邏輯CML （Current Mode Logic）電平是所有高速數(shù)據(jù)接口中最簡(jiǎn)單的一種。其輸入和輸出是匹配好的，減少了外圍器件，數(shù)據(jù)傳輸速率可高達(dá)10 Gbps以上，更適合于更高頻段工作。

典型的CML驅(qū)動(dòng)器/接收器的原理如圖1所示。

驅(qū)動(dòng)器由帶有50 Ω集電極電阻的共發(fā)射極差分對(duì)管組成，對(duì)于輸出信號(hào)高低電平的切換靠的正是該差分對(duì)管的開關(guān)控制的。典型的差分對(duì)發(fā)射極到地的恒流源值為16 mA，這樣單端CML輸出的信號(hào)擺幅就是VCC V～(VCC-0.4)V，差分輸出信號(hào)的擺幅為800 mV。CML輸出晶體管工作在放大區(qū)域，這樣使得CML信號(hào)比采用飽和狀態(tài)操作的CMOS、LVDS等信號(hào)有更快的開關(guān)速度［2］。

論文介紹了以FPGA為主控制器，協(xié)議芯片選用接口標(biāo)準(zhǔn)為CML的內(nèi)部編碼方式為8 bit/10 bit編碼的TLK1501芯片的基于CML的高速數(shù)據(jù)傳輸電路的設(shè)計(jì)過程。

圖1　CML驅(qū)動(dòng)器/接收器原理圖

1　CML傳輸電路設(shè)計(jì)

如圖2所示，數(shù)據(jù)傳輸電路由處理器、接收協(xié)議芯片、數(shù)據(jù)傳輸線纜以及存記錄器儲(chǔ)等部分組成。

圖2　CML傳輸電路

1.1接口電路設(shè)計(jì)

各個(gè)部分中的主處理器均為FPGA，選用的FP?GA型號(hào)為XILINX公司的XC3S400，內(nèi)部包含有豐富的RAM資源，可有效實(shí)現(xiàn)CML數(shù)據(jù)的發(fā)送、緩存、接收。

CML接口芯片選用TI公司的TLK1501，TI的眾多高速串并-并串收發(fā)器產(chǎn)品中TLK1501最具代表性的一個(gè)，它被廣泛應(yīng)用于視頻監(jiān)控系統(tǒng)，通訊系統(tǒng)，戶外LED顯示系統(tǒng)等。TLK1501主要包括3個(gè)主要模塊：并串轉(zhuǎn)換模塊，串并轉(zhuǎn)換模塊及時(shí)鐘模塊。對(duì)于并串轉(zhuǎn)換模塊，TLK1501的系統(tǒng)支持16 bit的并行接口，并行數(shù)據(jù)時(shí)鐘30 MHz～75 MHz。這個(gè)模塊包括一個(gè)片內(nèi)8 bit/10 bit編碼器，將16 bit并行數(shù)據(jù)分成兩個(gè)8 bit數(shù)據(jù)進(jìn)行編碼，編碼后的數(shù)據(jù)為20 bit，再通過并串轉(zhuǎn)換發(fā)送出去，串行數(shù)據(jù)的速率為600 Mbit/s～1.5 Gbit/s。串并轉(zhuǎn)換是一相反的過程。TLK1501需要一個(gè)參考時(shí)鐘，它的頻率和并行數(shù)據(jù)的頻率相同，為30 MHz～75 MHz。這個(gè)時(shí)鐘經(jīng)過內(nèi)部鎖相環(huán)倍頻為600 MHz～1.5 GHz，將并行數(shù)據(jù)送出去并從接收端恢復(fù)出時(shí)鐘和數(shù)據(jù)。由于TLK1501是高速串并收發(fā)器，所以它對(duì)時(shí)鐘的要求比較高［3］。

TLK1501內(nèi)部的編碼方式采用的是8 bit/10 bit編碼［4］。8 bit/10 bit編碼是目前高速數(shù)據(jù)傳輸接口或總線常用的編碼方式，該編碼技術(shù)的基本精神很簡(jiǎn)單，就是將8 bit經(jīng)過映射的機(jī)制轉(zhuǎn)化為10 bit的字碼，但是平衡了位流中0與1的數(shù)量，這就是8 bit/10 bitb編碼的根本目的“直流平衡（DC Balance）”。當(dāng)高速串行流的邏輯1或邏輯0有多個(gè)位沒有產(chǎn)生變化時(shí)，信號(hào)的轉(zhuǎn)換就會(huì)因?yàn)殡妷何浑A的關(guān)系而造成信號(hào)錯(cuò)誤，直流平衡的最大好處便是可以克服以上問題。

TLK1501有兩種工作模式，其中一個(gè)是只發(fā)模式（Lock to Reference），而另一個(gè)是收發(fā)模式。它的控制引腳為L(zhǎng)CKREFN，當(dāng)LCKREFN為‘0’時(shí)，TLK1501處于只發(fā)模式；當(dāng)LCKREFN為‘1’時(shí)，其處于收發(fā)模式。當(dāng)TLK1501處于收發(fā)模式時(shí)，它的發(fā)送和接收必須被嚴(yán)格的同步，如果接收一側(cè)斷開，那么發(fā)送端就會(huì)自動(dòng)發(fā)送同步碼，直到接收一側(cè)重新同步上。雖然在只發(fā)模式下TLK1501是單向發(fā)送的，它的接收端輸出呈高阻狀態(tài)，但同樣需要進(jìn)行同步操作。當(dāng)TLK1501處于收發(fā)模式時(shí)，其接收端必須連接，否則無(wú)法同步，則芯片不能正常工作，電路無(wú)法進(jìn)行正常的數(shù)據(jù)傳輸。

1.2可靠性設(shè)計(jì)

為增強(qiáng)數(shù)據(jù)傳輸?shù)目煽啃院头€(wěn)定性，在數(shù)據(jù)接收端進(jìn)行了隔離設(shè)計(jì)，并且采用雙絞屏蔽線作為數(shù)據(jù)傳輸?shù)碾娎|。

接收端通過隔離電路對(duì)CML數(shù)據(jù)進(jìn)行了隔離，隔離選用的是瓷隔離芯片ADUM1400和ADUM1401，如圖3所示。

圖3　隔離電路

其傳輸轉(zhuǎn)換速率最高可達(dá)90 Mbit/s，滿足系統(tǒng)速率的要求。ADUM1400和ADUM1401是基于iCou?pler技術(shù)的4通道數(shù)字隔離器件。其結(jié)合高速COMS和整體式空心變壓器技術(shù)，這種隔離器件具有更好的性能特征，優(yōu)于光耦合隔離器等設(shè)備。光耦合器具有電流傳輸比不確定、傳遞函數(shù)不確定等缺陷，并且其性能還會(huì)受到使用溫度和使用壽命的影響。通過避免使用LED和光電二極管，iCoupler器件的設(shè)計(jì)過程中不會(huì)遇到與光耦合器相關(guān)的設(shè)計(jì)困難，也避免了光耦合器的那些不利因素。此外，iCoupler產(chǎn)品不需要外部驅(qū)動(dòng)電路和其他的分立元器件，在數(shù)據(jù)傳輸速率相同的條件下，其功耗僅為光電耦合器的十分之一到六分之一［5］。

電路中使用的電纜為雙絞屏蔽線纜［6］。眾所周知，雙絞線能夠有效的抑制電磁干擾，這不僅僅是因?yàn)殡p絞線的兩根線之間具有很小的回路面積，而且由于雙絞線上相鄰兩回路上所感應(yīng)出來的電流的方向是相反的，所以可以使感應(yīng)電流相互抵消，如圖4所示。相比于非屏蔽雙絞線而言，屏蔽雙絞線外多一層屏蔽層，連續(xù)的屏蔽層能有效抑制電磁干擾。

圖4　雙絞線模型

2　邏輯控制

2.1收發(fā)同步控制邏輯

在XILINX公司的ISE13.1平臺(tái)上以VHDL語(yǔ)言對(duì)FPGA進(jìn)行控制編程。對(duì)于發(fā)送端，通過配置LCKREFN使TLK1501處于收發(fā)模式或者只發(fā)模式，當(dāng)配置芯片為收發(fā)模式時(shí)TLK1501的接收端必須連接，也就是接收端必須同步。然后通過控制TX_EN、TX_ER為低電平使其發(fā)送同步IDLE碼，再將TX_EN置為高電平，這樣就可以發(fā)送有效數(shù)據(jù)。TLK1501的發(fā)送時(shí)序如圖5所示。

圖5　TLK1501發(fā)送時(shí)序

對(duì)于接收端而言，當(dāng)發(fā)送端發(fā)送同步IDLE碼時(shí)RX_DV、RX_ER均為低電平，而當(dāng)接收到3個(gè)以上的同步碼后則已經(jīng)同步上，再接收到有效數(shù)據(jù)時(shí)RX_DV會(huì)被置為高電平，接收端時(shí)序如圖6所示。接收端通過判斷RX_DV和RX_ER的電平來選擇接收數(shù)據(jù)。

圖6　TLK1501接收時(shí)序

接收到的數(shù)據(jù)緩存在8 K的RAM中，然后再經(jīng)過打包程序進(jìn)行打包，再經(jīng)過一個(gè)緩存，以40 MHz的時(shí)鐘寫入記錄器中，完成數(shù)據(jù)的存儲(chǔ)。接收端程序框圖如圖7所示。

圖7　接收端程序框圖

2.2時(shí)序約束邏輯

在編寫程序中要注意進(jìn)行時(shí)序約束［7-9］。由于數(shù)據(jù)傳輸速率快，所以在邏輯設(shè)計(jì)時(shí)，對(duì)時(shí)鐘信號(hào)方面的要求和處理也更為嚴(yán)格，需要通過附加約束來控制邏輯的綜合、映射、布局和布線，以此減小邏輯以及布線的傳輸延時(shí)，從而提高工作頻率。時(shí)序約束主要包括偏移約束（FFs-to-OPAD寄存器到輸出腳和IPAD-to-FFS輸入腳到寄存器）、周期約束（FFs-to-FFs寄存器到寄存器）以及路徑約束（IPAD-to-OPAD輸入到輸出），如圖8所示。

圖8　時(shí)序約束方式

在未對(duì)時(shí)鐘進(jìn)行約束前，運(yùn)用ChipScope Pro對(duì)CML數(shù)據(jù)和時(shí)鐘進(jìn)行觀察，如圖9，時(shí)鐘在芯片內(nèi)部傳輸時(shí)出線了占空比失真的情況。

圖9　CML數(shù)據(jù)和時(shí)鐘信號(hào)

由于時(shí)鐘占空比失真，下降沿與下一個(gè)上升沿之間的時(shí)間變短，這導(dǎo)致了數(shù)據(jù)建立時(shí)間的縮短，使得亞穩(wěn)態(tài)器件的數(shù)據(jù)被保存了下來。而通過對(duì)時(shí)鐘進(jìn)行約束之后，占空比失真的情況得以解決，進(jìn)而優(yōu)化了時(shí)鐘信號(hào)，亞穩(wěn)態(tài)數(shù)據(jù)不會(huì)被保存下來，實(shí)現(xiàn)了數(shù)據(jù)的可靠傳輸，如圖10所示。

圖10　約束后的數(shù)據(jù)與時(shí)鐘

3　實(shí)驗(yàn)結(jié)果

在實(shí)驗(yàn)室中，通過測(cè)試臺(tái)上的信號(hào)源模擬發(fā)送圖像信號(hào)，采編器端（即電路的接收端）接收?qǐng)D像數(shù)據(jù)并高速存入存儲(chǔ)器中，最后用上位機(jī)軟件將采集到的數(shù)據(jù)回收，得到數(shù)據(jù)文件為H_A_20150314_ 114721_0.dat，如圖11所示。觀察數(shù)據(jù)的幀格式可以判斷出幀格式正確。再利用上位機(jī)對(duì)數(shù)據(jù)進(jìn)行分析，分析結(jié)果如圖12所示，顯示無(wú)錯(cuò)誤，即數(shù)據(jù)、幀計(jì)數(shù)、幀標(biāo)識(shí)均無(wú)錯(cuò)誤。實(shí)現(xiàn)了數(shù)據(jù)準(zhǔn)確無(wú)誤傳輸。

圖11　信號(hào)回收數(shù)據(jù)

圖12　數(shù)據(jù)分析結(jié)果

4　結(jié)論

現(xiàn)代軍工領(lǐng)域的發(fā)展越來越快，對(duì)數(shù)據(jù)傳輸?shù)乃俣?、?shù)據(jù)量、準(zhǔn)確性、可靠性有了越來越高的要求。在本文中，運(yùn)用CML接口的TLK1501S設(shè)計(jì)的電路在隔離和雙絞屏蔽線路的保障以及邏輯控制與時(shí)序約束下實(shí)現(xiàn)了0.6 Gbps~1.5 Gbps的數(shù)據(jù)傳輸，數(shù)據(jù)可靠性和穩(wěn)定性高。

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馬放（1989-），男，漢族，江蘇省新沂市人，中北大學(xué)在讀碩士研究生，研究方向?yàn)閯?dòng)態(tài)測(cè)試與高速數(shù)據(jù)采集，ma?fang198911@163.com；

任勇峰（1968-），男，漢族，山西省中陽(yáng)縣人，教授，博士生導(dǎo)師，主要從事彈載固態(tài)記錄器和自動(dòng)測(cè)控臺(tái)方向的研究工作，renyongfeng@nuc.edu.cn；

單彥虎（1985-），男，漢族，江蘇省無(wú)錫市人，講師，主要從事動(dòng)態(tài)存儲(chǔ)測(cè)試和傳感器技術(shù)的研究工作；

彭巧君（1988-），女，漢族，河北省晉州市人，中北大學(xué)在讀碩士研究生，研究方向?yàn)殡娐放c系統(tǒng)。

Modeling and Simulation of Universal Display Driver Circuit Based on PSpice

WU Jihui，ZHENG Yaosheng，TANG Yongming*

（School of Electronic Science and Engineering，Southeast University，Nanjing 210096，China）

Abstract：Universal Display drive circuit is modeled and simulated based on PSPice. Based on the analysis of drive waveform of a variety of display devices，the requests of waveform generation function that the universal display driv?er circuit should have been summarized firstly，which can determine its basic components. Then，the circuit system was modeled based on PSpice. Finally，the results showed that the minimum pulse width of the drive pulse wave?form is 2 μs，ramps up time of ramp waveform is 8 μs to 1ms and the amplitude is between 15 V and 300 V by ad?justing the relevant parameters.The different applications of the circuit parameter adjustment can be guided by ad?justing the parameters of modeling and simulation.

Key words：display drivers；PSPice simulation；modeling

doi：EEACC：725010.3969/j.issn.1005-9490.2016.01.021

收稿日期：2015-04-09修改日期：2015-05-26

中圖分類號(hào)：TN91

文獻(xiàn)標(biāo)識(shí)碼：A

文章編號(hào)：1005-9490（2016）01-0094-04