一種基于FPGA的抗輻射加固星載ASIC設(shè)計方法

?？宋?王海濤 張弓 汪路元

(1 中國衛(wèi)星導(dǎo)航系統(tǒng)管理辦公室，北京 100054) (2 北京空間飛行器總體設(shè)計部，北京 100094)

一種基于FPGA的抗輻射加固星載ASIC設(shè)計方法

?？宋?王海濤2張弓2汪路元2

(1 中國衛(wèi)星導(dǎo)航系統(tǒng)管理辦公室，北京 100054) (2 北京空間飛行器總體設(shè)計部，北京 100094)

針對靜態(tài)隨機存儲器(SRAM)型現(xiàn)場可編程門陣列(FPGA)空間應(yīng)用的問題，提出了基于FPGA星載抗輻射加固專用集成電路(ASIC)設(shè)計的全流程，并重點對掃描鏈設(shè)計、存儲器內(nèi)建自測試、自動向量生成、ASIC封裝設(shè)計、散熱設(shè)計、加電振動試驗等關(guān)鍵點的設(shè)計方法和注意事項進行了介紹。通過設(shè)計、測試、封裝、試驗，實現(xiàn)了基于靜態(tài)隨機存儲器型FPGA轉(zhuǎn)化為抗輻射加固ASIC。ASIC抗輻射總劑量大于100 krad(Si)，抗單粒子閂鎖(SEL)閾值大于75 MeV·cm2/mg，抗單粒子翻轉(zhuǎn)(SEU)閾值大于22 MeV·cm2/mg，滿足空間應(yīng)用的要求，具有很好的應(yīng)用前景。

專用集成電路；空間環(huán)境輻射；單粒子效應(yīng)；設(shè)計流程

1 引言

近年來，隨著用戶對提高衛(wèi)星功能和性能要求的急迫增長，衛(wèi)星系統(tǒng)對星載電子產(chǎn)品提出了集成度高、質(zhì)量輕、體積小、功耗低等一系列要求，靜態(tài)隨機存儲器(Static Random Acess Memorizer,SRAM)型現(xiàn)場可編程門陣列(FPGA)由于其集成度高、資源豐富、設(shè)計靈活、易于修改等特點在衛(wèi)星上得到廣泛應(yīng)用[1]。但是，由于衛(wèi)星運行在空間輻射環(huán)境中，F(xiàn)PGA容易受太空射線影響而產(chǎn)生單粒子效應(yīng)，并且器件的集成度越高，單粒子效應(yīng)的影響就越顯著，這嚴(yán)重影響和制約著航天電子儀器設(shè)備在軌工作的連續(xù)性和穩(wěn)定性，嚴(yán)重影響了衛(wèi)星性能的發(fā)揮。在國外很多衛(wèi)星的研制規(guī)范中，明確限制SRAM型FPGA的空間應(yīng)用范圍，在涉及測控通信、數(shù)據(jù)壓縮、星上信息處理等關(guān)鍵領(lǐng)域，都是應(yīng)用FPGA完成演示驗證后，最終采用抗輻射加固的專用集成電路(ASIC)加以實現(xiàn)[2-3]。

測控擴頻應(yīng)答機是某應(yīng)用型衛(wèi)星的關(guān)鍵設(shè)備，主要完成對測控信號的捕獲、跟蹤、解擴解調(diào)和遙控遙測接口處理功能。為了滿足衛(wèi)星用戶對高可靠、長壽命和穩(wěn)定運行的需求，衛(wèi)星系統(tǒng)對該產(chǎn)品的無故障運行時間提出了極高的指標(biāo)要求。為此，本文提出了基于FPGA的ASIC設(shè)計流程，并對流程中的可測性設(shè)計、封裝中的孤立導(dǎo)體、芯片散熱和芯片可靠性驗證等問題進行了重點論述，給出了解決方案，將傳統(tǒng)的基于SRAM型FPGA的實現(xiàn)方式改變?yōu)榭馆椛浼庸藺SIC實現(xiàn)方式，有效提升了產(chǎn)品的在軌運行可靠性。

2 SRAM型的FPGA單粒子效應(yīng)機理

空間輻射主要來自宇宙射線、太陽耀斑和太陽風(fēng)輻射。宇宙射線是指來自宇宙空間的高能量的粒子輻射，它們主要由高能質(zhì)子和電子、中子等組成。這些高能量粒子能在局部積淀足夠量的電荷，不僅會造成邏輯翻轉(zhuǎn)，嚴(yán)重情況下還會對芯片產(chǎn)生輻射損傷[4]。

空間電子設(shè)備由于其所處的軌道不同，受到的輻射影響也不相同?？偟膩碚f，空間中的輻射效應(yīng)主要有：總劑量效應(yīng)(Total Ionizing Dose,TID)、位移損傷(Displacement Damage)、單粒子翻轉(zhuǎn)(Single Event Upset,SEU)、單粒子功能中斷(Single Event Functional Interrupt,SEFI)、單粒子燒毀(Single Event Burnout,SEB)和單粒子瞬態(tài)脈沖(Single Event Transient,SET)等[5-6]。其中對FPGA影響較大的輻射效應(yīng)主要是總劑量效應(yīng)和單粒子翻轉(zhuǎn)效應(yīng)。

單個粒子可能擊中FPGA硅片中的組合邏輯，也可能擊中時序邏輯。當(dāng)一個帶電粒子擊中存儲單

元的某一敏感節(jié)點時，如截止態(tài)晶體管的漏極時，其產(chǎn)生的瞬時電流脈沖能夠開啟對面晶體管的柵極。這種作用將產(chǎn)生存儲值的倒置，也就是存儲單元中的位翻轉(zhuǎn)。存儲單元有兩個穩(wěn)定狀態(tài)，一個表示存儲“0”，而另一個表示存儲“1”。每種狀態(tài)都有兩個晶體管開啟和兩個晶體管關(guān)閉(SEU以漏極為目標(biāo))。存儲單元中的位翻轉(zhuǎn)發(fā)生在高能粒子引起電路中晶體管狀態(tài)翻轉(zhuǎn)的時刻，這種效應(yīng)就是單粒子翻轉(zhuǎn)效應(yīng)。

當(dāng)一個帶電粒子沖擊組合邏輯塊時，同樣會產(chǎn)生瞬時電流脈沖，這種現(xiàn)象稱為單粒子瞬態(tài)脈沖效應(yīng)(SET)。如果邏輯運行速度足夠快，以至于傳播了引入的瞬時電流脈沖，那么該SET將最終出現(xiàn)在第二個鎖存器的輸入端，并被認(rèn)為是有效的信號。該SET是否會被當(dāng)作真正數(shù)據(jù)而得到保存，取決于當(dāng)時它到達(dá)的時間和時鐘下降沿或上升沿之間的關(guān)系。SET有轉(zhuǎn)變?yōu)镾EU的可能。

基于SRAM型工藝的FPGA受空間高能粒子影響較大，其內(nèi)部配置存儲器的邏輯狀態(tài)常常發(fā)生SEU[7]。如果翻轉(zhuǎn)發(fā)生在RAM單元，可能導(dǎo)致數(shù)據(jù)錯誤或丟失；如果翻轉(zhuǎn)發(fā)生在邏輯功能區(qū)，可能導(dǎo)致航天器的功能中斷。隨著工藝水平的提高，F(xiàn)PGA內(nèi)核電壓逐步降低，器件的輻射總劑量承受能力會越來越高，因此對采用先進工藝的高性能FPGA來說，總劑量效應(yīng)影響會相對減小[8]。但是隨著器件核電壓的降低、門數(shù)的劇增，單粒子翻轉(zhuǎn)、單粒子功能中斷和單粒子瞬態(tài)脈沖等一系列單粒子效應(yīng)會越來越明顯。

以XILINX公司的基于SRAM型FPGA為例[9]，此類FPGA的應(yīng)用是在設(shè)備加電后，將用戶程序由片外存儲器加載到FPGA的內(nèi)部配置存儲器中，且工作過程中始終由內(nèi)部配置存儲器控制用戶程序的執(zhí)行，而內(nèi)部配置存儲器是對單粒子翻轉(zhuǎn)效應(yīng)非常敏感的SRAM結(jié)構(gòu)，此外，F(xiàn)PGA提供的查找表、可編程存儲陣列(BRAM)等用戶資源也屬于SRAM結(jié)構(gòu)，同樣對單粒子翻轉(zhuǎn)效應(yīng)很敏感。盡管SEU效應(yīng)不會對FPGA芯片造成物理損傷，且內(nèi)部存儲器配置位中60%以上是FPGA內(nèi)的布線資源，但是SEU發(fā)生在用戶配置位上的累積，可能對用戶設(shè)計造成破壞，引發(fā)電路功能混亂，只有芯片重新上電、配置重新加載，功能才能恢復(fù)正常。這種工作方式難以滿足特定用戶對產(chǎn)品連續(xù)不間斷穩(wěn)定運行的要求。

3 FPGA轉(zhuǎn)ASIC設(shè)計實現(xiàn)

在該產(chǎn)品的總體方案上，根據(jù)項目自身特點，采用以系統(tǒng)用戶設(shè)計驗證完成的FPGA代碼為輸入，在FPGA轉(zhuǎn)ASIC電路設(shè)計階段增加了可測性設(shè)計并完成ASIC的版圖實現(xiàn)和流片。對流片完成后的圓片進行減薄、劃片，封裝、測試及電路的考核試驗，最終得到合格的ASCI電路。具體設(shè)計流程如圖1所示。

圖1 FPGA轉(zhuǎn)ASIC設(shè)計流程圖Fig.1 Design flow graph for FPGA converting to ASIC

3.1 抗輻射加固

在專用集成電路設(shè)計中，半定制是一種被廣泛使用的設(shè)計方法，它基于驗證過的標(biāo)準(zhǔn)單元庫進行設(shè)計，可以有效保證集成電路的可靠性，這對于宇航級集成電路是極為關(guān)鍵的。

標(biāo)準(zhǔn)單元庫的建立是一項復(fù)雜的工作，而且與工藝有著很大的關(guān)系。通過研究，本電路設(shè)計采用北京微電子技術(shù)研究所百萬門抗輻射加固標(biāo)準(zhǔn)單元庫。該庫是基于1P6M CMOS工藝實現(xiàn)的，設(shè)計有嵌入式抗輻射加固鎖相環(huán)IP硬核，為芯片內(nèi)部提供高頻率、高質(zhì)量的時鐘信號；典型容量的抗輻射加固SRAM模塊；單元庫平臺內(nèi)部邏輯電壓1.8 V，端口電壓3.3 V。該單元庫支持全正向設(shè)計開發(fā)流程，可方便地實現(xiàn)百萬門規(guī)模的軍用、星用ASIC電路的開發(fā)?？箍倓┝恐笜?biāo)不小于100 krad(Si)，抗單粒子閂鎖(SEL)閾值不小于75 MeV·cm2/mg，組合邏輯及觸發(fā)器SEU閾值不小于22 MeV·cm2/mg。

3.2 可測性設(shè)計

為了解決由于工藝缺陷產(chǎn)生的制造問題，滿足電路在老化篩選、鑒定檢驗過程中的能力，以及考慮到電路在鑒定檢驗過程中單粒子輻照實驗，在設(shè)計方案中對組合邏輯和觸發(fā)器采用可測性設(shè)計(Design For Test，DFT)全掃描的方式進行可測性設(shè)計。

為了對組合邏輯和觸發(fā)器進行故障掃描，將擴頻應(yīng)答機ASIC設(shè)計中所有的43 822個D型觸發(fā)器用特定的可掃描D型觸發(fā)器來代替，并將其在測試的時候鏈接起來實現(xiàn)移位寄存器的功能，將測試向量從輸入端口移入，在輸出端口移出，對結(jié)果進行分析，從而實現(xiàn)可控性和可觀察性，達(dá)到測試芯片內(nèi)部節(jié)點的目的。DFT設(shè)計過程中增加了25個端口，包括10條鏈tdi輸入和10條鏈tdo輸出，再加上時鐘(tst_clk)、清零(tst_rst)、置位(tst_set)、使能(scan_en)、模式(dft_mode)5個控制信號。DFT可測性流程如下：當(dāng)dft_mode為“1”即DFT為測試模式時，tst_rst，tst_set進行復(fù)位、置位操作后，在掃描使能scan_en為“1”時；數(shù)據(jù)從tdi端口移位進入芯片內(nèi)部，完成寄存器的初始化，此時掃描單元鎖存的是測試向量的值；隨后scan_en信號為低電平進入數(shù)據(jù)俘獲階段，在tst_clk時鐘信號的控制下，測試結(jié)果通過掃描鏈串行從tdo移出，此時可以觀察到結(jié)果并與期望的結(jié)果進行比較。

3.3 自動測試向量生成

為了滿足DFT測試覆蓋率和測試問題，在擴頻應(yīng)答機ASIC的自動向量生成(Automatic Test Pattern Generation，ATPG)設(shè)計上，采用行業(yè)通用的Synopsys公司TetraMAX工具進行自動向量生成ATPG設(shè)計實現(xiàn)。電路最終測試覆蓋率為97.16%，故障覆蓋率達(dá)到96.29%，達(dá)到了設(shè)計預(yù)期目標(biāo)。

3.4 存儲器內(nèi)自測試

擴頻應(yīng)答機ASIC電路嵌入了16種48塊雙口SRAM，共有315 Kbit存儲位。為了對存儲器進行故障掃描，在前端設(shè)計過程中增加存儲器內(nèi)自測試(Memory Built In Self Test，MBIST)?？紤]到存儲器內(nèi)建自測試算法比較多，利用國際通用的對存儲體掃描(march2)、對行列譯碼掃描(unquie)算法對片內(nèi)的所有存儲器進行100%的故障掃描測試。

存儲內(nèi)建自測試方法的測試流程為：當(dāng)測試使能信號mbist_en有效后，MBIST測試開始，failh為錯誤數(shù)統(tǒng)計，當(dāng)測試出錯時，每出現(xiàn)一個錯誤，failh在原值基礎(chǔ)上加1。tstdone為MBIST測試結(jié)束信號，當(dāng)tstdone有效后，測試結(jié)束。存儲內(nèi)建自測試對ASIC中48塊存儲器串行讀寫操作。采用1 MHz的測試時鐘，測試共需要時間約1900 ms。

4 封裝設(shè)計

擴頻應(yīng)答機ASIC電路規(guī)模大、功耗高，為了解決電路真空工作環(huán)境條件下的散熱問題，在管殼設(shè)計階段，選擇對CPGA391管殼進行三種內(nèi)腔大小18.5 mm×18.5 mm，15 mm×15 mm，13 mm×13 mm開模設(shè)計增加熱沉來解決電路的散熱能力，CPGA391管殼模型參數(shù)如表1所示。

表1 CPGA391管殼模型參數(shù)Table 1 Parameter of CPGA391 model

針對空間環(huán)境下，ASIC的熱沉和蓋板會成為孤立導(dǎo)體，存在電荷積累后損壞芯片的隱患，為解決該問題，在CPGA391管殼開模設(shè)計過程中，將蓋板和熱沉通過鍵合的方式做接地處理。

由于擴頻應(yīng)答機在衛(wèi)星發(fā)射過程中全程開機，為了保證上升段力學(xué)環(huán)境條件下芯片可靠工作，要求芯片鍵合絲長度介于2～3.2 mm之間。為了實現(xiàn)上述要求，在版圖設(shè)計時，將芯片面積控制在16.7 mm×16.7 mm，從而保證了鍵合絲長度要求。最終實現(xiàn)的擴頻應(yīng)答機ASIC鍵合絲控制在2.8～3 mm，擴頻應(yīng)答機ASIC鍵合圖如圖2所示。

圖2 擴頻應(yīng)答機ASIC封裝壓焊圖Fig.2 Package and bonding for frequency-spread transponder ASIC

5 結(jié)溫和熱阻分析測試

為了獲得擴頻應(yīng)答機ASIC電路的熱特性，需要對電路熱阻和結(jié)溫進行軟件建模分析，并通過二級管伏安曲線關(guān)系對電路熱阻、結(jié)溫進行測試。

5.1 ASIC結(jié)溫和熱阻分析

對擴頻應(yīng)答機ASIC進行熱阻、結(jié)溫分析，擴頻應(yīng)答機ASIC功耗為6.06 W，芯片尺寸為16.70 mm×16.70 mm×0.42 mm，電路所用到材料的熱傳導(dǎo)參數(shù)見表1。

5.1.1 不加散熱器的結(jié)果分析

假設(shè)環(huán)境溫度為125 ℃，真空環(huán)境，即管殼與環(huán)境之間無熱對流。不加載散熱器，采用恒溫平臺散熱，即整個過程中PCB板下表面的溫度維持在125 ℃，采用ANSYS熱分析軟件進行仿真。

通過仿真結(jié)果可知，芯片的最高工作結(jié)溫為192.35 ℃?？梢杂嬎愠銎骷慕Y(jié)殼熱阻約為θj=192.35-167.51/6.06=4.10 ℃/W。結(jié)殼到PCB板下表面的熱阻為：θj=192.35-125.00/1.50=44.90 ℃/W。

通過上述建模分析，芯片的工作溫度可達(dá)192.35 ℃，已經(jīng)超過了半導(dǎo)體器件175 ℃可靠性結(jié)溫要求，這樣很容易造成芯片失效，因此，通過施加散熱器模型進行熱阻、結(jié)溫分析。

5.1.2 增加散熱器的結(jié)果分析

當(dāng)加載散熱器后，仍然沿用熱傳導(dǎo)模式進行散熱，此時PCB板的下表面和散熱器的右表面都固定于機箱，即認(rèn)為與機箱保持相同的溫度。假設(shè)溫度仍為125 ℃，這樣通過仿真可以得到器件的溫度分布。當(dāng)加載散熱器后，芯片的最高溫度為145.49 ℃，較未加散熱器溫度降低了將近47 ℃，使得芯片的工作溫度可以控制在合理的范圍。通過計算可以得到器件的結(jié)殼熱阻為θj=(145.49-142.45)/6.06=0.50 ℃/W。結(jié)殼到PCB板下表面的熱阻為：θj=(145.49-125.00)/6.06=3.38 ℃/W。

通過對擴頻應(yīng)答機ASIC熱分析，施加散熱片情況下電路的熱阻為0.50 ℃/W，6 W電路功耗情況下芯片溫度與殼溫之間溫差不超過5 ℃。

5.2 ASIC電路熱阻和結(jié)溫測試

在對擴頻應(yīng)答機ASIC進行結(jié)溫測試時，利用電流一定，二極管的正向電壓隨結(jié)溫呈線性變化的特性進行測試，對電路在25 ℃到125 ℃區(qū)間(步距為10 ℃)二極管的伏安特性進行靜態(tài)測試。測試結(jié)果如表2所示，二極管正向壓降與溫度的關(guān)系如圖3所示。通過外部FPGA功能板，給電路提供輸入，電路正常工作，電路溫度增加。電路持續(xù)正常工作后通過熱偶電阻對電路熱沉表面溫度進行監(jiān)測，當(dāng)熱沉表面溫度接近恒溫時，切斷FPGA功能板電源及對電路輸入，電源和地之間加10 mA正向電流，對二極管電壓進行測試。測試結(jié)果二極管壓降為0.29 V，通過圖3曲線對比發(fā)現(xiàn)此時芯片溫度為82 ℃，此時通過熱偶電阻測得熱沉表面溫度為57.7 ℃。進而可通過結(jié)溫計算公式為

(1)

式中：Tj為芯片工作溫度；Ta為熱沉表面溫度；RθJA為芯片內(nèi)部到熱沉表面的熱阻；PD為ASIC功耗。

得

(2)

即RθJA=(82.00-57.70)/6.06=4.01 ℃/W。

表2 25 ℃到125 ℃二極管壓降特性Table 2 Diode voltage drop characteristics ranging from 25℃ to 125℃

圖3 工作條件下二極管正向電壓與溫度關(guān)系圖Fig.3 Relation graph between positive voltage of diode and temperature under operating condition

6 可靠性驗證

為了驗證電路可靠性，滿足GJB 548B-2005《微電子器件試驗方法和程序》[10]對電路的要求，在鑒定檢驗過程中對電路進行了老化篩選、壽命加速及加電振動等試驗。

6.1 ASIC老化篩選和壽命加速試驗

為了在電路生產(chǎn)過程中剔除早期失效電路，在擴頻應(yīng)答機ASIC老化篩選過程中通過可測性設(shè)計階段增加的MBIST、DFT對擴頻應(yīng)答機ASIC電路進行存儲器、組合邏輯、觸發(fā)器100%覆蓋的老化篩選試驗。方案示意圖如圖4所示。

圖4 擴頻應(yīng)答機ASIC老化篩選方案示意圖Fig.4 Burn-in scheme for frequency-spread transponder ASIC

壽命加速試驗方案設(shè)計上采用如圖5方式進行。FPGA實驗板通過功能測試向量(TB)為老化箱中的擴頻應(yīng)答機ASIC電路提供輸入信號，擴頻應(yīng)答機ASIC電路在殼溫125 ℃高溫壽命環(huán)境下進行4000 h的壽命試驗。

通過DFT、MBIST方式老化篩選及壽命加速試驗，為國產(chǎn)核心電子元器件擴頻應(yīng)答機ASIC的生產(chǎn)及供貨質(zhì)量能力提供了可靠的保證。

圖5 擴頻應(yīng)答機ASIC壽命加速實驗方案Fig.5 Accelerated life test scheme for frequency-spread transponder ASIC

6.2 管殼封裝鍵合絲可靠性驗證

為了對擴頻應(yīng)答機ASIC鍵合絲動態(tài)應(yīng)力能力進行驗證，對電路鍵合絲進行加電振動沖擊試驗，試驗整體方案如圖6所示，整個試驗主要有控制上位機，試驗臺，監(jiān)測電路板以及芯片監(jiān)測上位機4部分組成。

圖6 帶電振動檢查示意圖Fig.6 Electrified vibration checking diagrammatic sketch

試驗過程中，監(jiān)測電路對芯片相鄰鍵合絲搭絲的結(jié)果進行監(jiān)測，并通過串口實時傳輸給監(jiān)測上位機。測試電路記錄每個被監(jiān)測鍵合絲搭絲開始時間，搭絲次數(shù)，以及每次搭絲的時間長度。同時，通過加電振動試驗對擴頻應(yīng)答機ASIC封裝壓焊能力進行了可靠性驗證。

6.3 抗輻照試驗

為了驗證擴頻應(yīng)答機ASIC的抗單粒子效應(yīng)能力，對ASIC電路進行單粒子輻照試驗，具體原理如圖7所示。

通過輻照試驗，擴頻應(yīng)答機FPGA轉(zhuǎn)為ASIC電路的抗輻照性能指標(biāo)完全滿足預(yù)期的設(shè)計要求。其中，抗總劑量指標(biāo)為100 krad(Si)，SEL閾值為75 MeV·cm2/mg，組合邏輯及觸發(fā)器SEU閾值大于22 MeV·cm2/mg。

圖7 單粒子效應(yīng)試驗系統(tǒng)Fig.7 Single event upset effects test system

7 結(jié)束語

擴頻應(yīng)答機ASIC以FPGA設(shè)計為基礎(chǔ)，基于成熟的抗輻射加固單元庫進行設(shè)計，并針對星上的特殊使用要求，開展了力、熱和抗輻射等空間環(huán)境適應(yīng)性設(shè)計。芯片設(shè)計完成后，在芯片級經(jīng)過了各項試驗鑒定，使用該芯片的產(chǎn)品在交付后，進行了詳細(xì)的組件級、單機級和系統(tǒng)級測試，各項功能、性能指標(biāo)符合用戶要求。擴頻應(yīng)答機ASIC滿足航天器測控分系統(tǒng)指標(biāo)要求和空間環(huán)境的應(yīng)用要求。

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(編輯：張小琳)

A Design Method for Radiation Hardened Space-borne AISC Based on FPGA

CHANG Kewu1WANG Haitao2ZHANG Gong2WANG Luyuan2

(1 China Satellite Navigation Office，Beijing 100054，China) (2 Beijing Institute of Spacecraft System Engineering，Beijing 100094，China)

Focusing on the problem of SRAM applied in space environment,this paper presents a design flow of a space-borne radiation hardened ASIC (application specific integrated circuit) whose design is based on FPGA,mainly introduces the design methods and related consideration of scan chain,MBIST (memory built in self test),ATPG (automatic test pattern generation),package design,heat dissipation and electrified vibration test which are key poits to the process of ASIC design. Through design,verification,package and test,the SRAM converts to radiation hardened ASIC. The total anti-radiation dose of this ASIC is greater than 100krad (Si). Moreover,the single event latch-up threshold energy of this AISC is greater than 75MeV·cm2/mg,while its SEU threshold energy is greater than 22MeV·cm2/mg. Anti-radiation characteristics of ASIC will gives it a bright future for extension.

application specific integrated circuit(ASIC)；space radiation；single event upset effects；design flow

2016-05-19；

2016-06-08

?？宋?，男，碩士研究生，工程師，從事導(dǎo)航衛(wèi)星總體設(shè)計與研制管理工作。Email：changkewu@163.com。

V473

A

10.3969/j.issn.1673-8748.2016.04.012