基于FPGA的相關匹配實時處理算法

毛榮鈞，馮道旺，郭福成，黃知濤

（國防科技大學電子科學與工程學院，湖南 長沙410073）

0 引言

相關技術可分為時域相關和頻域相關，兩種實現(xiàn)方法的計算量都大，F(xiàn)PGA 由于可以實現(xiàn)并行流水，被廣泛地運用到并行計算中［1-7］。復相關測頻［8］方法中采用了譜矩理論中的復相關方法，能夠在很小的信噪比中檢測頻率，但受限于FPGA 的工作時鐘采樣率無法提高，頻率分辨率無法提升。通信系統(tǒng)中滑動相關捕獲PN 碼的方法［9］能做到實時捕捉通信信號，但時域的相關方法資源消耗大，不利于系統(tǒng)穩(wěn)定運行。實相關并行計算需要較多的乘法器單元，而FPGA 的DSP48硬核單元是有限的，因此需要改進算法以減少乘法器單元的使用。

本文提出一種基于FPGA 的頻域相關技術，相比實相關大大減少了乘法器硬核單元的使用，同時兩路流水復相關滿足了實時處理的需求。通過將該技術應用到信號的幀頭檢測中，驗證了該技術的實時運算性能。

1 頻域相關原理

為做到頻域實時相關，參考波形需要做N 點數(shù)據(jù)的2 N 點FFT，輸入數(shù)據(jù)做2 N 點數(shù)據(jù)的2 N 點FFT。下面證明該過程。

實域相關的離散表達式為：

參考波形N 點數(shù)據(jù)做2 N 點FFT 為：

輸入數(shù)據(jù)做2 N 點數(shù)據(jù)的2 N 點FFT：

兩者頻域相關后做逆FFT 得到實序列：

代入（2）、（3）式得：

即：

即：

當且僅當n2-n1＋n＝0時，（7）式不為零，將n1＝n2＋n代入（7）式中：

（8）式和（1）式相同證明可以通過此方法代替實域相關。

2 頻域相關的FPGA實現(xiàn)

FPGA 實現(xiàn)時將x（n）分為A／B 兩路，B 路相比A 路做N 點延時，對A／B 同時做2 N 點FFT，將待檢測的N 點參考信號做2 N 點FFT，然后分別和A／B兩路復數(shù)相乘得頻域相關，最后兩路做2 N 點逆FFT后選擇A 路的前N 點和B 路的后N 點拼接，即實現(xiàn)頻域實時相關處理。

圖1為內部框圖，實數(shù)據(jù)分成上下兩路，一路通過延時做FFT 運算，另一路不做延時直接做FFT，得到的頻譜分別和樣本頻譜相乘。得到的頻譜做逆FFT變換到時域信號，通過選擇開關選擇上下兩路有用的數(shù)據(jù)部分，尋峰得到峰值對應的時刻為tS，tS＝tD＋tF，其中tD為信號到達的實際時刻，tF為硬件處理耗時，則信號到達實際時間tD＝tS-tF。通過試驗的方法統(tǒng)計tF，即可得到信號的實際到達時間tD。

根據(jù)已知的信號序列檢測到達信號實際上就是做相關運算，實數(shù)相關需要的乘法器資源較多，如需要檢測的信號序列有N個點則需要至少N個乘法器，對FPGA 來說資源消耗太多。采用頻域相關的方法，同樣的條件下所需乘法器減少近一半。

圖1 實時復相關系統(tǒng)框圖

如圖2，假設輸入為復信號（實信號經IQ 變換轉化為復信號）分成A／B 兩路，A 路2 N 點數(shù)據(jù)做2 N 點FFT，B 路相對A 路延時N 點并和A 路同時做2 N 點FFT，參考波形數(shù)據(jù)取N 點數(shù)據(jù)后面補N 點零做2 N點的FFT，A／B 兩路和參考數(shù)據(jù)頻譜相乘，將兩路復相關的頻譜做逆FFT 后合并（取A 路的前N 點和B路的后N 點）得到實相關數(shù)據(jù)。

圖2 A／B 兩路復相關示意圖

3 測試分析

以N 為256為例，測試不同SNR 信號，統(tǒng)計不同SNR 下的硬件處理延時tF和峰值高度Am，得到硬件的處理延時tF進而得到信號實際到達時間tD，并得到可檢測的信號信噪比范圍。

3.1 整體測試流程

首先設置自檢波形，然后裝載線性調頻自檢波，接著對自檢波做IQ 變換和離散時間傅里葉變換，最后設置峰值門限并尋峰。

測試信號通過FPGA 的選擇輸入，該信號包括線性調頻信號s（n）°和噪聲ξ（n）兩部分：

其中的可調參數(shù)PA和ωk為：

SNR可通過PCI接口在PC上調節(jié)。其中頻率f0＝0.26Hz，頻率增長率fk＝0.00004Hz，幅度A＝40。

3.2 結果分析

如表1所示，隨著信噪比的改變硬件處理延時基本保持不變，tF＝9934±10ns，這是因為FPGA 每一步的處理延時都是設定不變的，處理延時的抖動主要是由于硬件接口傳輸耗時不定，峰值幅度隨著信噪比的增加指數(shù)增加，如圖3 可通過lg（Am）觀察出幅值與SNR 的指數(shù)關系。

圖4為硬件耗時與尋峰的測試結果。可直觀看出隨著SNR 的減小檢測峰值明顯降低；檢測延時基本不變。

表1 不同信噪比下的硬件處理延時和峰值幅度

圖3 Am 與SNR 的關系

圖4 硬件耗時與尋峰

通過測試可得該算法可測試較大范圍的SNR 信號；并可測得固定的硬件處理延時為9934±10ns。

3.3 資源消耗

本節(jié)對比直接相關和頻域相關兩種方法的資源消耗，所用FPGA 芯片為Xilinx 公司的XC5VSX95T，編譯工具為ISE14.6。

如表2 所示，通過對比實相關，頻域相關的SLICE資源占用變化很小，RAM 資源和乘法器資源明顯減少。

表2 實相關和頻域相關資源占用對比（M1代表實相關，M2代表頻域相關）

4 結束語

本文基于相關計算實時處理需求，提出基于FPGA 的頻域相關技術，它利用FPGA 的并行計算能力。取N 點樣本信號做2 N 點FFT 得樣本頻譜，復信號分成兩路，一路經過2 N 點FFT 后與樣本頻譜相乘，再做逆FFT 后延時N 點；另一路先延時N 點再做FFT和樣本頻譜相乘、逆FFT。兩路信號處理結果經過選擇組合成完整的相關序列，尋峰得到的峰值時刻為信號到達的實際時刻與硬件處理延時之和，通過試驗得到硬件處理延時即可準確得知信號到達時間。將該技術應用于信號的幀頭檢測中，相比實相關方法該技術乘法器的資源消耗降低近一半，利于FPGA 布線，在更高的速度能穩(wěn)定工作?！?/p>

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