基于FPGA的斜面沖擊機(jī)末速度測試方案

王琳

（西安鐵路職業(yè)技術(shù)學(xué)院 陜西 西安 710016）

基于FPGA的斜面沖擊機(jī)末速度測試方案

王琳

（西安鐵路職業(yè)技術(shù)學(xué)院 陜西 西安 710016）

為了評(píng)定運(yùn)輸包裝件在受到水平?jīng)_擊時(shí)的耐沖擊強(qiáng)度和包裝對(duì)內(nèi)裝物的保護(hù)能力，本文作者廣泛研究的基礎(chǔ)上基礎(chǔ)上特別提出了一種基于FPGA的斜面沖擊機(jī)末速度測試方案，經(jīng)過作者實(shí)際測試表明此設(shè)計(jì)方案具有一定的實(shí)用性，達(dá)到了預(yù)期的結(jié)果，并且具有較高的靈活性，可靠性及穩(wěn)定性，且價(jià)格低廉，有很大的實(shí)用價(jià)值和推廣意義。

FPGA；斜面沖擊機(jī)；末速度；保護(hù)；可靠；價(jià)格低廉

斜面沖擊機(jī)主要由斜面鋼軌道、安裝試品的臺(tái)車、牽引小車、擋板組成。主要通過牽引小車通過牽引機(jī)構(gòu)將臺(tái)車在斜面任意位置上自由釋放，試品與臺(tái)車在靜止到?jīng)_擊前無相對(duì)作用，在沖擊時(shí)試品與臺(tái)車能自由移動(dòng)，最終試品與擋板沖擊。此試驗(yàn)用于評(píng)定運(yùn)輸包裝件在受到水平?jīng)_擊時(shí)的耐沖擊強(qiáng)度和包裝對(duì)內(nèi)裝物的保護(hù)能力。GB/T4857.11水平?jīng)_擊試驗(yàn)（斜面沖擊、吊擺試驗(yàn)）要求需要確定量值的因素包括水平速度、包裝件狀態(tài)、包裝件沖擊面的外形、使用附加的障礙物。在要求中最主要的測量數(shù)據(jù)就是水平速度。

1 總體方案

斜面沖擊機(jī)的結(jié)構(gòu)如圖1所示，其沖擊末速度的測量一般采用單片機(jī)系統(tǒng)或嵌入式系統(tǒng)，單片機(jī)系統(tǒng)雖然價(jià)格低廉，使用方便，但是程序較易跑飛，且編程及修改較為麻煩，而嵌入式系統(tǒng)中基于CPU的嵌入系統(tǒng)價(jià)格較貴。而由于可編程邏輯器件（FPGA）具有豐富的可編程性與豐富的I/O引腳，使得它在數(shù)字系統(tǒng)中的應(yīng)用越來越廣泛[1]，如同自行設(shè)計(jì)集成電路一樣，可節(jié)省電路開發(fā)的費(fèi)用與時(shí)間[2]。因此本文就提出了一種基于FPGA的斜面沖擊機(jī)末速度測試方案。

圖1 斜面沖擊機(jī)示意圖Fig.1 Schematic diagram of inclined impact machine

當(dāng)試品隨臺(tái)車在斜面任開始意位置上自由釋放后，在重力作用下做勻加速運(yùn)動(dòng)，也就是說從釋放試品到試品與擋板接觸，沖擊速度始終在變化，因此需要采用近似測量，假設(shè)試品接近沖擊末端時(shí)通過固定間隔長度的速度恒定，記錄下通過固定間隔長度的時(shí)間，即可計(jì)算出試品的沖擊末速度，末速度計(jì)算公式如式一所示[3]。

固定間隔長度的選取和通過時(shí)間的記錄就是測量的關(guān)鍵，一般有兩種做法，其一在沖擊末端安裝兩個(gè)間距100 mm至200 mm光電傳感器，記錄反光板通過兩個(gè)傳感器的時(shí)間，即兩個(gè)脈沖上升沿之間的時(shí)間；其二在沖擊末端安裝一個(gè)光電傳感器和在滑動(dòng)小車上安裝固定寬度的反光板，記錄反光板通過傳感器的脈沖寬度。本方案選用第二種做法，其一，安裝一只傳感器可以通過降低間隔長度可以降低通過間隔長度兩端速度變化量，更加逼近實(shí)際的末速度；其二由于減少了一只傳感器可以降低成本，提高系統(tǒng)可靠性及維護(hù)性，另外通過提高計(jì)數(shù)頻率與計(jì)數(shù)值來減小測量誤差。當(dāng)確定下固定間隔長度和計(jì)數(shù)頻率后，末速度就等于一個(gè)常數(shù)除以計(jì)數(shù)值，系統(tǒng)方案如圖二所示，動(dòng)作控制按鈕產(chǎn)生動(dòng)作電平輸入FPGA，F(xiàn)PGA根據(jù)相應(yīng)的電平變化發(fā)出繼電器控制信號(hào)，控制系統(tǒng)進(jìn)行掛鉤、上升、沖擊等動(dòng)作，在沖擊末端由計(jì)數(shù)器模塊完成計(jì)數(shù)，隨后觸發(fā)除法器模塊計(jì)算常數(shù)除以計(jì)數(shù)值，最終通過顯示模塊輸出信號(hào)，將末速度顯示在數(shù)碼管上[4]。

圖2 系統(tǒng)硬件實(shí)現(xiàn)組成框圖Fig.2 The hardware system block diagram

主控芯片選擇 ALTERA Cyclone的 EP1C3T144，該FPGA基于SRAM架構(gòu)，90個(gè)IO口，3 000個(gè)邏輯單元，還有13條M4K RAM（共6.5Kbyte），另外還有一個(gè)數(shù)字鎖相環(huán)具有很高的性價(jià)比。

2 主要模塊功能

2.1 計(jì)數(shù)模塊

計(jì)數(shù)模塊電路如圖3所示。當(dāng)按下沖擊按鈕后，shock置為0，將計(jì)數(shù)器BCDCOUNT清零，試品隨臺(tái)車從靜止開始加速，到達(dá)沖擊末端時(shí)，安轉(zhuǎn)在臺(tái)車上的反光板觸發(fā)光電傳感器，并輸出一個(gè)寬度隨沖擊速度變化脈沖，在脈沖高電平期間將與門打開，計(jì)數(shù)器計(jì)數(shù)，脈沖高電平消失后計(jì)數(shù)完成，脈沖的下降沿反向后觸發(fā)一個(gè)D觸發(fā)器，產(chǎn)生DIV_WR的上升沿信號(hào)，讀取計(jì)數(shù)值和啟動(dòng)除法器信號(hào)?？紤]到精度與系統(tǒng)容量，我們將輸入晶振12.288M經(jīng)30分頻后得到計(jì)數(shù)頻率409.6K，計(jì)數(shù)器將計(jì)數(shù)值轉(zhuǎn)換為5位BCD計(jì)數(shù)值，供除法器運(yùn)算。

當(dāng)最高速度4.0 m/s時(shí)，計(jì)數(shù)值約為4 096，1個(gè)計(jì)數(shù)脈沖引起的誤差約為0.2%

當(dāng)最低速度0.8 m/s時(shí)，計(jì)數(shù)值約為20 480，1個(gè)計(jì)數(shù)脈沖引起的誤差約為0.03%

圖3 計(jì)數(shù)模塊示意圖Fig.3 Schematic diagram of the counting module

可以滿足速度誤差要求。

2.2 除法器模塊

除法器模塊的任務(wù)是完成計(jì)數(shù)值的倒數(shù)。由于除法器的輸入和輸出都是20比特信號(hào)，采用組合邏輯邏輯電路來實(shí)現(xiàn)該除法器將消耗很多資源，同時(shí)由于沖擊試驗(yàn)間隔時(shí)間較長，除法器的計(jì)算速度沒有必要很快，為此采用運(yùn)算速度較慢的時(shí)序邏輯除法器電路，其基本思路為除法運(yùn)算總可以用減法運(yùn)算來實(shí)現(xiàn)。式一中取反光板寬度0.04 m，計(jì)數(shù)頻率409 600 Hz，末速度將為（214/計(jì)數(shù)值），相當(dāng)于計(jì)算214減去多少次計(jì)數(shù)值沒有發(fā)生借位。實(shí)際上做減法時(shí)，數(shù)值的變化總發(fā)生在低5位的BCD數(shù)上，高5位的BCD數(shù)只是提供借位給低5位的BCD數(shù)，因此設(shè)計(jì)了一個(gè)5位BCD減法器、一個(gè)5位BCD減法計(jì)數(shù)器 來保存計(jì)數(shù)器的高5位的BCD數(shù)、一個(gè)5位BCD加法計(jì)數(shù)器用于保存做過的減法運(yùn)算的次數(shù)。這種除法器的單次運(yùn)算時(shí)間等于做減法的次數(shù)與晶振時(shí)鐘周期的的乘積，即位商與晶振周期的乘積，其運(yùn)算時(shí)間可以控制在1 s內(nèi)，滿足顯示速度要求。 其結(jié)構(gòu)圖如圖4所示。

狀態(tài)機(jī)控制整個(gè)電路，負(fù)責(zé)給出其它模塊的控制時(shí)序，在狀態(tài)S0時(shí)，寄存器A并行加載數(shù)據(jù)，寄存器C和5位BCD加法計(jì)數(shù)器清零等，接著轉(zhuǎn)移至狀態(tài)S1；在狀態(tài)S1時(shí)不斷的做減法運(yùn)算，直到被減數(shù)小于零，zero信號(hào)變?yōu)楦唠娖剑瑯?biāo)志著減法運(yùn)算結(jié)束，轉(zhuǎn)移至狀態(tài)S2；在狀態(tài)S2把5位BCD加法計(jì)數(shù)器的至并行加載到寄存器B中[5]。

5位BCD減法計(jì)數(shù)器與5位BCD加法計(jì)數(shù)器實(shí)現(xiàn)較為簡單，實(shí)現(xiàn)重點(diǎn)在于5位BCD減法器，其實(shí)現(xiàn)思路是5位BCD減法器由五個(gè)1位BCD減法器級(jí)聯(lián)得到，而1位BCD減法由4位二進(jìn)制減法來實(shí)現(xiàn)，當(dāng)被減數(shù)大于減數(shù)時(shí)，1位BCD減法的結(jié)果與4位二進(jìn)制減法的結(jié)果一樣；當(dāng)被減數(shù)小于減數(shù)時(shí)，1位BCD減法的結(jié)果等于4位二進(jìn)制減法的結(jié)果再減去6，其代碼實(shí)現(xiàn)如下[6]：

圖4 除法器模塊示意圖Fig.4 Divider module

2.3 譯碼及顯示模塊

顯示時(shí)采用5個(gè)七段的數(shù)碼管，分別對(duì)應(yīng)寄存器B輸出5位的BCD數(shù)。在硬件上將所有的七段數(shù)碼管的公用8條數(shù)據(jù)線，控制線獨(dú)立連接至FPGA，利用時(shí)分原理和人的視覺暫留效應(yīng)，對(duì)數(shù)碼管進(jìn)行動(dòng)態(tài)掃描顯示。

顯示模塊內(nèi)部包括顯示緩存器、多路選通器、掃描信號(hào)發(fā)生器、七段譯碼模塊。結(jié)構(gòu)圖如圖五所示。顯示緩存器是一個(gè)存儲(chǔ)量為20比特的寄存器，用于存儲(chǔ)LED顯示的內(nèi)容，數(shù)值用4位的BCD碼表示，小數(shù)點(diǎn)用一位二進(jìn)制數(shù)表示。多路選通器用于從顯示緩存器中選擇出某一個(gè)LED的顯示內(nèi)容用于顯示。掃描信號(hào)發(fā)生器產(chǎn)生片選信號(hào)，片選信號(hào)依次并循環(huán)地選通各個(gè)數(shù)碼管。七段譯碼模塊把4位的BCD碼譯碼成便于顯示的七段碼。

圖5 譯碼及顯示模塊Fig.5 Decoding and display module

掃描頻率的大小必須適合才能達(dá)到很好的效果，如果掃描頻率過小，每個(gè)數(shù)碼管開啟和關(guān)斷的時(shí)間間隔就會(huì)大于人眼的視覺暫留時(shí)間，產(chǎn)生閃爍現(xiàn)象，掃描頻率太大，會(huì)造成數(shù)碼管頻繁開啟和關(guān)斷，增加功耗，因此選擇300 Hz作為掃描頻率。

3 結(jié)論

通過實(shí)際測試可知可編程邏輯器件（FPGA）[7-8]具有豐富的可編程性與豐富的I/O引腳，在數(shù)字系統(tǒng)中的應(yīng)用很廣泛，而且可節(jié)省電路開發(fā)的費(fèi)用與時(shí)間。本文提出的基于FPGA的斜面沖擊機(jī)末速度測試方案表明此設(shè)計(jì)方案與預(yù)期要求基本一致，可編程邏輯器件（FPGA）具有豐富的可編程性與豐富的I/O引腳，此方案可方便的進(jìn)行在線修改而不需改動(dòng)硬件電路，具有較高的靈活性，可靠性及穩(wěn)定性，且價(jià)格低廉，此方案也可應(yīng)用于頻率測量、火控系統(tǒng)中引信動(dòng)作時(shí)間測試等領(lǐng)域。

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Term inal velocity test technology of incline impact tester based on FPGA

WANG Lin
（Xi’an Railway Vocational&Technical Institute，Xi’an 710016，China）

In order to protect the capability evaluation of transport packages under horizontal shock impact resistance strength and packaging on contents，broad based our research on the basis of special presents a FPGA oblique impact based on machine end speed test plan，after the actual test shows that the design scheme is practical，to achieve the desired results，and has high flexibility，reliability and stability，and the price is low，there is great practical value and significance of the promotion.

FPGA；tncline impact tester；terminal velocity；protection；reliable；low price

TN270.39

A

1674－6236（2015）07-0029-03

2014-07-03 稿件編號(hào)：201407026

王 琳（1961—），男，陜西西安人，講師。研究方向：電工電子學(xué)。