基于FPGA的數(shù)字頻率計(jì)設(shè)計(jì)

周嘉騰+++胡佳文

摘 要：利用FPGA的等精度測(cè)量原理設(shè)計(jì)數(shù)字頻率計(jì)，可實(shí)現(xiàn)1HZ-100MHZ信號(hào)頻率的等精度頻率測(cè)量并增加測(cè)量周期、時(shí)間間隔，占空比的功能。本設(shè)計(jì)以Altera FPGA系列DE0-Nano Cyclone IV器件為核心，運(yùn)用VHDL語言設(shè)計(jì)功能模塊，進(jìn)行信號(hào)的控制、數(shù)據(jù)讀取、運(yùn)算處理以及屏幕顯示。實(shí)驗(yàn)表明：該頻率計(jì)具有測(cè)量精度高、功能豐富、控制靈活等特點(diǎn)。

關(guān)鍵詞：等精度測(cè)量 FPGA 電壓比較器

隨著微電子技術(shù)和計(jì)算機(jī)技術(shù)的發(fā)展，可編程邏輯器件，EDA技術(shù)，SOPC等新概念和新技術(shù)層數(shù)不窮新技術(shù)的應(yīng)用迅速滲透到電子，通信，信息汽車制造等領(lǐng)域，有力的推動(dòng)了社會(huì)生產(chǎn)力的發(fā)展和社會(huì)信息化程度的提高。在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測(cè)量方案和結(jié)果都有密切的關(guān)系，因此，頻率的測(cè)量方法的研究越來越受到重視?；趥鹘y(tǒng)測(cè)頻原理的頻率計(jì)的測(cè)量精度隨被測(cè)信號(hào)頻率的下降而降低，在實(shí)用中有較大的局限性，而FPGA等精度頻率計(jì)不但具有較高的測(cè)量精度，而且在整個(gè)頻率區(qū)域能保持恒定的測(cè)量精度。

理論分析

1、低頻信號(hào)測(cè)量

低頻信號(hào)一般采用間接測(cè)頻法。通過測(cè)量待測(cè)信號(hào)的周期并求其倒數(shù)，需要有標(biāo)準(zhǔn)頻率的信號(hào)，在待測(cè)信號(hào)的一個(gè)周期內(nèi)，記錄標(biāo)準(zhǔn)頻率的周期數(shù)，這種方法的計(jì)數(shù)值會(huì)產(chǎn)生±1個(gè)脈沖誤差，并且測(cè)試精度與計(jì)數(shù)器中記錄的數(shù)值有關(guān)，為了保證測(cè)試精度，測(cè)周期法只適用于低頻信號(hào)的測(cè)量。

2、高頻信號(hào)測(cè)量

高頻信號(hào)采用直接測(cè)頻法。直接測(cè)頻法就是在確定的閘門時(shí)間內(nèi)，記錄被測(cè)信號(hào)的脈沖個(gè)數(shù)。由于閘門時(shí)間通常不是待測(cè)信號(hào)的整數(shù)倍，這種方法的計(jì)數(shù)值也會(huì)產(chǎn)生最大為±1個(gè)脈沖誤差。進(jìn)一步分析測(cè)量準(zhǔn)確度：待測(cè)信號(hào)脈沖周期為Tx，頻率為Fx，當(dāng)測(cè)量時(shí)間為T=1s時(shí)，測(cè)量準(zhǔn)確度為&=Tx/T=1/Fx。由此可知，直接測(cè)頻法的測(cè)量準(zhǔn)確度與信號(hào)的頻率有關(guān)：當(dāng)待測(cè)信號(hào)頻率較高時(shí)，測(cè)量精確度也較高，反之測(cè)量準(zhǔn)確度較低。因此直接測(cè)頻法只適合測(cè)量頻率較高的信號(hào)，不能滿足在整個(gè)測(cè)量頻段內(nèi)的測(cè)量精度保持不變的要求。

3、等精度測(cè)量

等精度測(cè)頻的方法是實(shí)在直接測(cè)頻方法的基礎(chǔ)上發(fā)展起來的，他的閘門時(shí)間不是固定的值，而是被測(cè)信號(hào)的整數(shù)倍，即與被測(cè)信號(hào)同步，因此避免了對(duì)被測(cè)信號(hào)計(jì)數(shù)所產(chǎn)生±1個(gè)字誤差，并且達(dá)到了在整個(gè)測(cè)試頻段的等精度測(cè)量。在測(cè)量過程中，有兩個(gè)計(jì)數(shù)器分別對(duì)標(biāo)準(zhǔn)信號(hào)和被測(cè)信號(hào)同時(shí)計(jì)數(shù)，首先開啟閘門開啟信號(hào)（預(yù)設(shè)閘門上升沿），此時(shí)計(jì)數(shù)器并不開始計(jì)數(shù)，而是等到被測(cè)信號(hào)的上升沿到來時(shí)，計(jì)數(shù)器才開始真正計(jì)數(shù)，然后預(yù)設(shè)閘門關(guān)閉信號(hào)（下降沿）到時(shí)，計(jì)數(shù)器并不立即停止計(jì)數(shù)，而是等到被測(cè)信號(hào)的上升沿到來時(shí)才結(jié)束計(jì)數(shù)，完成一次側(cè)量過程。

采用等精度頻率測(cè)量法，測(cè)量精度保持恒定，不隨所測(cè)信號(hào)的變化而變化。在快速測(cè)量的要求下，要保證較高精度的測(cè)頻，必須采用較高的標(biāo)準(zhǔn)頻率的信號(hào)。單片機(jī)受本身時(shí)鐘頻率和若干指令運(yùn)算的限制，測(cè)頻速度較慢，無法滿足高速高精度的測(cè)頻要求；而采用高集成度、高速的現(xiàn)場(chǎng)可編程門陣列FPGA為實(shí)現(xiàn)高速、高精度的測(cè)頻提供了保證。

系統(tǒng)設(shè)計(jì)

1、電路設(shè)計(jì)

系統(tǒng)總體框圖如圖1所示。

圖1 系統(tǒng)總體框圖

信號(hào)處理系統(tǒng)如圖2所示。

圖2 信號(hào)處理系統(tǒng)框圖

1.1放大電路

運(yùn)算放大器是集成器件，集成電路中大量使用有源器件組成的有源負(fù)載，以獲得大電阻，提高放大電路的放大倍數(shù)；將其組成電流源，以獲得穩(wěn)定的偏置電流，所以一般集成運(yùn)放的放大倍數(shù)與分立元件的放大倍數(shù)相比大得多，而且其相對(duì)精度好，故對(duì)稱性能好，特別適宜制作對(duì)稱性要求高的電路。低噪聲高速運(yùn)算放大器OPA842使用統(tǒng)一，兩個(gè)內(nèi)部增益穩(wěn)定，電壓反饋架構(gòu)增益級(jí)，實(shí)現(xiàn)了非常低的失真在很低的頻率范圍，“經(jīng)典”差分輸入提供了所有熟悉的精度好處，偏置電流的消除和非常低的運(yùn)算amps，反向電流噪聲與寬帶電流差分增益/相位性能，低電壓噪聲，高輸出電流驅(qū)動(dòng)是OPA842理想的最高動(dòng)態(tài)范圍的應(yīng)用。

1.2整形電路

集成電壓比較器比集成運(yùn)放的開環(huán)增益低，失調(diào)電壓大，共模抑制比??；但其響應(yīng)速度快，傳輸延遲時(shí)間短，而且可將模擬信號(hào)轉(zhuǎn)換成二值信號(hào)，即只有高電平和低電平兩種狀態(tài)的離散信號(hào)，不需外加限幅電路就可直接驅(qū)動(dòng)TTL、CMOS等集成數(shù)字電路。我們采用高速比較器TLV3501。

1.3 FPGA和液晶顯示模塊

本設(shè)計(jì)采用臺(tái)灣友晶Altera DE0-Nano FPGA入門學(xué)習(xí)開發(fā)板，DE0-Nano展示了一個(gè)緊密型的FPGA開發(fā)平臺(tái)適用于諸如自動(dòng)控制裝置和便攜式項(xiàng)目的原型電路設(shè)計(jì)，該平臺(tái)采用了有著22320個(gè)邏輯單元的Cyclone IV芯片實(shí)現(xiàn)了盡可能的簡(jiǎn)易設(shè)計(jì)。

采用現(xiàn)場(chǎng)可編程門陣列（FPGA）為控制核心采用現(xiàn)場(chǎng)可編程門陣列（FPGA）為控制核心，利用VHDL 語言編程，下載燒制實(shí)現(xiàn)。將所有器件集成在一塊芯片上，體積大大減小的同時(shí)還提高了穩(wěn)定性，可實(shí)現(xiàn)大規(guī)模和超大規(guī)模的集成電路，測(cè)頻測(cè)量精度高，測(cè)量頻率范圍大，而且編程靈活、調(diào)試方便。

利用FPGA高速的信號(hào)采集處理能力，采用等精度測(cè)量頻率，在整個(gè)頻率范圍內(nèi)測(cè)量都能達(dá)到相同的精度，不隨頻率的變化而變化。

JLX12864G-332 圖像型點(diǎn)陣液晶模塊使用方便、顯示清晰，廣泛應(yīng)用于各種人機(jī)交流面板。JLX12864G-332 可以顯示 128 列*64 行點(diǎn)陣單色圖片。

2、提高抗干擾的措施

采取抗干擾措施以提高儀器靈敏度。具體措施：①數(shù)字地與模擬地嚴(yán)格劃分，并于電源模塊濾波前一點(diǎn)落地；②各單元供電在線路板上多加裝去耦濾波電容以旁路電網(wǎng)干擾，對(duì)高低頻信號(hào)干擾信號(hào)具有很強(qiáng)的抑制能力；③由于輸入信號(hào)的變化可能很大，在大信號(hào)時(shí)能滿足要求，而在小信號(hào)時(shí)則很容易受到干擾，所以電路設(shè)計(jì)時(shí)采用大面積接地，輸入引線采用高頻監(jiān)控電纜以消除外界的電磁場(chǎng)干擾。

測(cè)試結(jié)果及分析

1、測(cè)試條件與儀器

測(cè)試條件：實(shí)驗(yàn)室環(huán)境，硬件電路與系統(tǒng)原理圖完全相同，硬件電路保證無虛焊。檢查多次。

測(cè)試儀器：數(shù)字示波器、數(shù)字萬用表、低頻信號(hào)發(fā)生器、高頻信號(hào)發(fā)生器。

2、測(cè)試方法

使用信號(hào)發(fā)生器產(chǎn)生1hz到10Mhz的頻率，用標(biāo)準(zhǔn)頻率計(jì)測(cè)得標(biāo)準(zhǔn)頻率，再用設(shè)計(jì)的頻率計(jì)測(cè)得頻率，最后求出誤差。

3、測(cè)試分析

經(jīng)過實(shí)測(cè)，表明本設(shè)計(jì)方案是科學(xué)的，合理的。具體能測(cè)出以下幾個(gè)信號(hào)：

可以檢測(cè)1Hz-100MHz的正弦信號(hào)，被測(cè)信號(hào)的有效值電壓范圍為10mV-1V，測(cè)量相對(duì)誤差的絕對(duì)值小于10^-4。

可以檢測(cè)1Hz-5MHz的方波信號(hào)，被測(cè)信號(hào)的有效值電壓范圍為50mV-1V，測(cè)量相對(duì)誤差的絕對(duì)值小于10^-2，被測(cè)時(shí)間間隔范圍0.1us-100ms，測(cè)出信號(hào)的占空比10%-90%，顯示的分辨率為0.1%。

結(jié)論

本次設(shè)計(jì)是基于FPGA的等精度數(shù)字頻率計(jì)的設(shè)計(jì)。在高速時(shí)鐘隨處可見的現(xiàn)代電子系統(tǒng)，有著非常廣泛的研究?jī)r(jià)值，經(jīng)實(shí)驗(yàn)驗(yàn)證，該頻率計(jì)達(dá)到設(shè)計(jì)要求，可以改變數(shù)字頻率計(jì)的測(cè)量范圍，具有較高的整體性和可靠性，而且容易生產(chǎn)造價(jià)比較低，具有較好的市場(chǎng)前景。與傳統(tǒng)的頻率計(jì)相比，利用FPGA設(shè)計(jì)的頻率計(jì)提高了系統(tǒng)設(shè)計(jì)的實(shí)用性和可靠性，而且實(shí)現(xiàn)數(shù)字系統(tǒng)的軟件化是數(shù)字邏輯設(shè)計(jì)的趨勢(shì)。

參考文獻(xiàn)：

[1] 周立功等.SOPC嵌入式系統(tǒng)基礎(chǔ)教程[M].北京：北京航空航天大學(xué)出版社，2006.

[2] 莫琳.基于FPGA的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn)[J].現(xiàn)代電子技術(shù)，2004，23 （10）：81-82.

[3] 張杰，姚劍，葉林等.頻率測(cè)量的新方法[J].工業(yè)儀表與自動(dòng)化裝置，2003，29（1）：63-65.

基金項(xiàng)目：浙江海洋學(xué)院2015年度大學(xué)生科技創(chuàng)新項(xiàng)目。

（作者單位：浙江海洋學(xué)院）endprint