維持電壓和失效電流線性可調(diào)節(jié)的高壓ESD器件

鄢永明，曾 云，夏 宇，張國梁（湖南大學(xué)物理與微電子科學(xué)學(xué)院 長沙 410082）

YAN Yong-ming，ZENG Yun，XIA Yu，and ZHANG Guo-liang（School of Physics and Microelectronics Science，Hunan University Changsha 410082）

維持電壓和失效電流線性可調(diào)節(jié)的高壓ESD器件

鄢永明，曾 云，夏 宇，張國梁
（湖南大學(xué)物理與微電子科學(xué)學(xué)院 長沙 410082）

為了研究可控硅結(jié)構(gòu)的靜電釋放保護(hù)器件結(jié)構(gòu)尺寸與性能的關(guān)系，采用0.5μm的5V/18V CDMOS工藝流片兩組SCR ESD器件，使用傳輸線脈沖測試系統(tǒng)測試器件的性能參數(shù)。實(shí)驗(yàn)結(jié)果表明，隨著N阱內(nèi)P+區(qū)和P阱內(nèi)N+區(qū)間距從6μm增加到22μm，ESD器件的維持電壓線性增大，從2.29V升高到9.64V，幅度達(dá)421％；單位面積的失效電流線性減小，幅度約為63％。分析與仿真結(jié)果表明，該線性關(guān)系具有普遍適用性，可用于調(diào)節(jié)器件的健壯性和功率耗散能力，滿足智能功率集成電路的高壓ESD防護(hù)需求。另一組隨著P阱內(nèi)P+區(qū)和N+區(qū)間距增大，維持電壓和失效電流呈現(xiàn)非線性的變化，但觸發(fā)電壓迅速降低，可用于實(shí)現(xiàn)高壓SCR ESD器件的低觸發(fā)電壓設(shè)計(jì)。

靜電放電；失效電流；維持電壓；可控硅

由于具有強(qiáng)大的電流泄放能力，SCR（silicon controlled rectifier）結(jié)構(gòu)的ESD（electrostatic discharge）器件常被用于智能電源集成電路的高電壓電源ESD保護(hù)電路［1］。但是，SCR結(jié)構(gòu)的寄生PNP BJT管和NPN BJT管之間的正反饋，在漏極和源極之間形成了一個的準(zhǔn)中性區(qū)域和相對低的電場，從而極大地減少了維持電壓，產(chǎn)生了閂鎖風(fēng)險(xiǎn)，降低了器件的魯棒性［2］。為了提高維持電壓，研究人員提出了一些基于SCR結(jié)構(gòu)的改進(jìn)設(shè)計(jì)，如插入一個P+區(qū)［3］，增加一個N型注入層［4］，增加襯底與漏極的鎮(zhèn)流器電阻［5］等，器件仿真也得到了廣泛的應(yīng)用［6］。此外，使用更大的陽極-陰極間距能增加器件的維持電壓［7］，延長P阱中的P+注入?yún)^(qū)長度增強(qiáng)器件的功率耗散能力［8］，加大漏區(qū)到柵極間距有更高的二次擊穿電流［9］。由此可見，改變SCR ESD器件的區(qū)域間距也可用于調(diào)節(jié)器件的健壯性或者放電能力，滿足智能電源集成電路的高壓ESD防護(hù)需求。為了研究高壓SCR ESD器件的結(jié)構(gòu)尺寸與器件性能的關(guān)系，本文設(shè)計(jì)了兩組高壓SCR ESD器件，采用標(biāo)準(zhǔn)的0.5μm 5V/18V的CDMOS工藝流片，使用傳輸線脈沖（TLP）測試系統(tǒng)獲取器件工作的I-V特性曲線、維持電壓和失效電流，并對測試結(jié)果進(jìn)行了器件魯棒性和放電性能分析。

1 器件結(jié)構(gòu)和測試方法

高壓SCR ESD器件的橫截面示意圖如圖1所示。每個器件測試區(qū)域的I-V特性曲線、維持電壓Vhold和失效電流由Thermo Celestron-I傳輸線脈沖（TLP）測試系統(tǒng)測量，脈沖的上升/下降時間都是10ns，脈沖寬度為100ns，以模擬實(shí)際的ESD應(yīng)力。維持電壓是評估器件魯棒性的重要指標(biāo)，因?yàn)橄鄬ζ渌Y(jié)構(gòu)的ESD器件，SCR結(jié)構(gòu)器件的維持電壓非常低，正常工作條件下，襯底上的小噪聲電流有可能使SCR ESD器件導(dǎo)通，產(chǎn)生破壞性的閂鎖現(xiàn)象。很大程度上，SCR ESD器件的泄放性能由器件的二次擊穿電流來確定，此時器件失效，二次擊穿電流也稱為失效電流。測試過程中，隨著所加脈沖電壓增大，器件的漏電流增大，規(guī)定檢測到漏電流的值超過初值的30％為軟擊穿，此時的放電電流為軟失效電流。如果檢測到漏電流大于1μA，認(rèn)為器件硬擊穿損壞，此時的放電電流為硬失效電流。失效電流除以器件面積求得單位面積的失效電流（mA/μm2），使用單位面積的軟失效電流Isoft和硬失效電流Ihard衡量器件的泄放效率和保護(hù)水平。

圖1 高壓SCR ESD保護(hù)器件橫截面

如圖1所示，D1是N阱內(nèi)P+注入?yún)^(qū)和P阱內(nèi)N+注入?yún)^(qū)間距，D2是P阱內(nèi)P+區(qū)和N+區(qū)間距。采用標(biāo)準(zhǔn)的0.5μm的5V/18V CDMOS工藝制造了二組高壓SCR ESD保護(hù)器件，第一組中3個器件D1長度不同，面積分別為：1 251、1 675、2 099μm2，其他參數(shù)相同，ESD器件的布局頂視圖如圖2a所示。第二組中3個器件D2長度分別為0、2、4μm，面積為：1 177、1 251、1 357μm2，其他參數(shù)不變，布局頂視圖如圖2b所示。

圖2 不同長度值的高壓SCR ESD器件布局圖

2 D1長度對器件性能的影響

2.1 實(shí)驗(yàn)結(jié)果

TLP測試的I-V曲線和漏電流如圖3a所示。當(dāng)D1長度從6、14μm增加到22μm，ESD器件的維持電壓從2.29、5.92V升高到9.64V，如圖3b所示，維持電壓近似線性的增長，求得斜率約為0.465V/μm。采用失效電流除以器件面積求得單位面積的失效電流，經(jīng)計(jì)算，單位面積的硬失效電流值Ihard分別為：3.92、3.28、2.53mA/μm2，單位面積的軟失效電流值Isoft為3.92、3.16、2.47mA/μm2。單位面積的軟失效電流曲線與硬失效電流曲線基本重合，隨D1增長近似線性的遞減，斜率測算約為?0.09mA/μm2·μm。

圖3 不同D1長度器件的TLP測試圖

2.2 理論分析

如圖4所示，維持電壓Vhold由載流子從發(fā)射區(qū)注入寄生BJT管的程度決定［10］，因此，降低了寄生的BJT管發(fā)射效率可以增加維持電壓。發(fā)射效率為：

式中，NB、NE是基區(qū)和發(fā)射區(qū)的載流子濃度；DB、DE是基區(qū)和發(fā)射區(qū)的少數(shù)載流子擴(kuò)散系數(shù)；WB、WE是基區(qū)和發(fā)射區(qū)的寬度。如圖1、圖2a所示，隨著D1增加，寄生NPN BJT和寄生PNP BJT基區(qū)寬度線性增大，由式（1）可知，兩個寄生晶體管的發(fā)射效率線性降低，表明發(fā)射區(qū)載流子注入程度線性降低［11］，維持電壓隨D1長度線性增長。Vhold增大加強(qiáng)了ESD器件的穩(wěn)定性，器件的魯棒性增強(qiáng)。

器件失效電流與D1長度關(guān)系可以從器件結(jié)構(gòu)及熱學(xué)原理方面分析。高壓SCR ESD器件工作原理如圖4所示，P阱、N阱之間的PN結(jié)是兩個寄生BJT管的集電結(jié)，SCR ESD器件放電產(chǎn)生的能量主要耗散在集電結(jié)上。設(shè)Pcm（Ta）是環(huán)境溫度Ta時器件集電結(jié)的最大耗散功率，最高結(jié)溫為Tjm，當(dāng)環(huán)境溫度為T時，集電結(jié)最大耗散功率為：

由式（2）可知，集電結(jié)最大耗散功率Pcm與環(huán)境溫度是負(fù)線性關(guān)系。

圖4 器件的工作原理示意圖

另一方面，集電結(jié)位于阱區(qū)內(nèi)部，它的環(huán)境溫度就是阱區(qū)（N阱與P阱的統(tǒng)稱）溫度T，由于ESD放電時間很短，可設(shè)器件為絕熱體，同時采用單位面積失效電流值為評估值，可以不考慮器件體積變化導(dǎo)致的熱容變化。如圖4所示，ESD放電時，阱區(qū)有大電流流過，阱區(qū)電阻RB1和電阻RB2上消耗的能量轉(zhuǎn)化為焦耳熱，引起阱區(qū)溫度（T）升高，當(dāng)器件為絕熱體并且不考慮熱容變化時，溫度值隨焦耳熱增加線性增長。進(jìn)一步分析可知，D1長度就是阱區(qū)寬度，D1長度增長，阱區(qū)電阻RB1、RB2正比增大，器件工作時電流產(chǎn)生的焦耳熱也正比增大（W=I2R），引起阱區(qū)溫度（T）線性升高。因此阱區(qū)溫度與D1長度也是正線性關(guān)系。

當(dāng)器件為絕熱體并且不考慮熱容時，可以認(rèn)為器件的失效電流值隨Pcm值增大而線性增長，根據(jù)Pcm與T、T與D1長度關(guān)系，可知Pcm與D1長度是負(fù)線性關(guān)系。因此，器件的失效電流值與D1長度是負(fù)線性關(guān)系，隨D1長度增大而線性減小。

2.3 應(yīng)用與仿真分析

為了驗(yàn)證上述結(jié)論的普遍性，根據(jù)文獻(xiàn)［12］的研究成果，采取擬合和仿真的方式，本文對實(shí)驗(yàn)結(jié)果進(jìn)行了驗(yàn)證和深入研究。

由于硬失效電流曲線與軟失效電流曲線基本重合，采取軟失效電流值為器件的二次擊穿電流測量值，根據(jù)維持電壓和單位面積的失效電流隨D1長度線性變化的規(guī)律，擬合得到如下等式可得：

式中，It2是單位面積的二次擊穿電流值，單位為mA/μm2。為了研究式（3）、式（4）的普遍性和適用范圍，本文通過silvaco TCAD和spice仿真，得到3個器件工作時I-V曲線，如圖5所示。

圖5 不同D1長度器件的ESD放電I-V曲線仿真圖

如圖5所示，維持電壓是器件第一次回掃路徑的最小值，器件的二次擊穿發(fā)生在曲線的頂點(diǎn)位置，電流值分別為：12.5、10.5和7mA/μm，除以電極寬度（3μm）得到單位面積失效電流值，維持電壓和失效電流如表1所示。

如表1所示，維持電壓的仿真結(jié)果和式3的計(jì)算結(jié)果基本吻合，可以在實(shí)際設(shè)計(jì)中通過改變此間距得到預(yù)計(jì)的維持電壓，從而調(diào)控高壓ESD保護(hù)器件的健壯性。失效電流仿真值與計(jì)算值相比較，在D1長度較小時誤差小，但在D1長度較大時誤差較大，原因如圖2a所示，D1大，器件體積大，器件的熱容增大，熱傳遞效應(yīng)不能忽略，因此式4適用于D1長度較小范圍。

表1 D1長度變化時的維持電壓和失效電流值

3 D2長度對器件性能的的影響

圖6 不同D2長度器件的TLP測試圖

TLP測試結(jié)果如圖6a所示。隨著D2長度增加，器件維持電壓Vhold分別是2.4、2.29、3.689V，單位面積的軟失效電流Isoft為3.81、3.92、2.70mA/μm2，單位硬失效電流Ihard為3.81、3.92、2.84mA/μm2，由圖6b可知，單位面積的失效電流與維持電壓與D2長度無線性關(guān)系，兩者隨D2長度變化正好相反，因此D2長度變化對器件的ESD魯棒性和泄放性能的影響是相反的。但觸發(fā)電壓Vt1從44.48、44.02V減小到41.65V，隨D2增加單調(diào)降低。原因如圖4所示，D2長度的變化將導(dǎo)致NPN寄生管基區(qū)電阻RB2的變化，RB2阻值隨D2長度增長而增加，小的雪崩電流就可以使NPN管的基-射極電壓達(dá)到導(dǎo)通值（V=IRB2RB2≈0.6V），因此需要的雪崩擊穿電壓變小，導(dǎo)致器件進(jìn)入放電保護(hù)工作狀態(tài)的啟動觸發(fā)電壓減小。

4 結(jié)論

根據(jù)實(shí)驗(yàn)結(jié)果和理論分析，高壓SCR ESD器件的重要性能參數(shù)與結(jié)構(gòu)尺寸密切相關(guān)，隨著N阱內(nèi)P+區(qū)和P阱內(nèi)N+區(qū)間距增大，ESD器件的維持電壓線性增大，而單位面積的失效電流線性減小，表明此間距變化對器件魯棒性和泄放能力的作用相反。擬合得到維持電壓和單位面積失效電流的線性公式，并軟件仿真驗(yàn)證公式的準(zhǔn)確性，結(jié)果表明，維持電壓的計(jì)算值與仿真值誤差很小，但失效電流計(jì)算值在間距較大時與仿真值偏差較大。另一方面，P阱內(nèi)N+區(qū)和P+區(qū)間距增大，器件的觸發(fā)電壓單調(diào)下降，可用于高壓SCR ESD器件的低電壓觸發(fā)設(shè)計(jì)。

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編輯 黃 莘

Investigation of High Voltage Electrostatic Discharge Devices with Adjustable Holding Voltages and Failure Currents

Electrostatic discharge（ESD）properties of high voltage silicon controlled rectifier（HV-SCR）ESD devices can be adjusted by their key layout parameters.Two groups of HV-SCR ESD devices with particular layout parameters were fabricated in 0.5 μm 5 V/18 V CDMOS process，and their current-voltage curves，holding voltages，and failure currents were investigated and characterized by a transmission line pulse test system，respectively.Experimental data shows that with increasing layout spacing from P+ implant in N well to N+ implant in P well，the holding voltage grows linearly from 2.29 V to 9.64 V，as much as 421％，but the failure current per area decreases linearly about 63％.Using analysis and simulation results，two equations for the holding voltage and failure current were generalized properly.They can be used as a guideline to adjust ESD robustness and performance of HV- SCR ESD devices in smart power integrated circuits.However，with increasing layout spacing from P+ implant to N+ implant in P well，this phenomenon can’t be found，but the trigger voltages of the devices decrease sharply，which can be used for low trigger voltage design of HV-SCR ESD devices.

electrostatic discharge；failure current；holding voltage；silicon controlled rectifier

TN335

A

10.3969/j.issn.1001-0548.2015.05.011

YAN Yong-ming，ZENG Yun，XIA Yu，and ZHANG Guo-liang
（School of Physics and Microelectronics Science，Hunan University Changsha 410082）

2015-01-17；

2015-05-29

國家自然科學(xué)基金（61350007）

鄢永明（1968-），男，高級工程師，主要從事SOC集成電路設(shè)計(jì)及器件可靠性等方面的研究.