一種減小VDMOS反向傳輸電容的新結(jié)構(gòu)

摘 要：利用高能離子注入與JFET注入結(jié)合的技術(shù)，設(shè)計(jì)了一款可以減小反向傳輸電容的P阱深結(jié)新型結(jié)構(gòu)VDMOS器件。深結(jié)擴(kuò)散提高了器件的擊穿電壓和穩(wěn)定性，更短的柵極減小了形成反向傳輸電容的有效多晶硅柵長度，電容面積的減小從而降低了VDMOS的反向傳輸電容，同時(shí)優(yōu)化JFET注入來解決由深結(jié)導(dǎo)致導(dǎo)通電阻增加的矛盾，采用 A T H EN A和 A T LA S工具對器件參數(shù)仿真優(yōu)化。芯片流片測試結(jié)果表明這種新型結(jié)構(gòu)能有效減小VDMOS的反向傳輸電容、提高開關(guān)速度和動(dòng)態(tài)性能。

關(guān)鍵詞：VDMOS；深結(jié)；高能離子注入；反向傳輸電容

引言：功率垂直雙擴(kuò)散金屬氧化物場效應(yīng)晶體管（VDMOS）比雙極型功率器件開關(guān)速度高、輸入電阻高、驅(qū)動(dòng)電流小、頻率特性好，已廣泛應(yīng)用于高頻功率電子技術(shù)領(lǐng)域[1]。VDMOS的主要作用之一是在開關(guān)電源中作為開關(guān)器件提高系統(tǒng)工作頻率，開關(guān)電源的工作頻率的提高可以有效較少電源體積和重量，同時(shí)降低開關(guān)損耗。但提高開關(guān)工作頻率則要求VDMOS有快的開關(guān)速度，而VDMOS的開關(guān)速度主要是由它的本征電容和寄生電容決定[2][3]。電容的充放電過程是限制其開關(guān)速度的主要因素，尤其是反向傳輸電容，它的米勒效應(yīng)對器件的開關(guān)特性有著重要的影響，對開關(guān)速度起支配作用。因此在VDMOS設(shè)計(jì)中減少反向傳輸電容就顯得格外重要。

為減小反向轉(zhuǎn)換電容，研究學(xué)者提出了一些VDMOS結(jié)構(gòu)。文獻(xiàn)提出在VDMOS中間區(qū)域斷開多晶硅，同時(shí)在斷開處注入P型區(qū)，改變VDMOS柵極下耗盡區(qū)的形狀，然而這種做法需要增加工序和精確嚴(yán)格的工藝控制，比較復(fù)雜也提高了芯片成本。文獻(xiàn)報(bào)道用二氧化硅將柵極多晶硅從中分成兩部分然后在氧化層正下方的外延中注入一層與外延相同的高濃度雜質(zhì)，這種做法降低了柵電荷，然而增加了導(dǎo)通電阻。因而對于高壓高頻VDMOS解決寄生電容、導(dǎo)通電阻和器件耐壓三者的矛盾，目前還是設(shè)計(jì)上的一個(gè)難點(diǎn)。

本文提出一個(gè)新的VDMOS結(jié)構(gòu)，降低了反向傳輸電容，優(yōu)化導(dǎo)通電阻，同時(shí)提高耐壓穩(wěn)定性。首先介紹了反向傳輸電容減少原理；其次設(shè)計(jì)了新結(jié)構(gòu)VDMOS，并對參數(shù)優(yōu)化仿真；最后對流片制造出的新器件進(jìn)行相關(guān)電特性測試。

二、器件設(shè)計(jì)與仿真

基于上述理論分析，本文采用高能量離子注入的方法，將P阱擴(kuò)散為深結(jié)，獲得短柵結(jié)構(gòu)，減小了多晶硅柵長度，那么對形成反向傳輸電容起作用的有效多晶硅柵的長度也會減小，在相等柵極寬度（W）下Cgd （ox） 和Cdg （dep ）的電容面積減小，則Cgd （ox） 和Cdg （dep ）都減小，因此，反向傳輸電容Cdg大大降低。本文選用耐壓為600V級別的傳統(tǒng)VDMOS結(jié)構(gòu)器件基礎(chǔ)上設(shè)計(jì)新器件，其結(jié)構(gòu)剖面圖如圖2所示。

圖2 新VDMOS結(jié)構(gòu)

（一）P阱結(jié)深的影響。P阱結(jié)的深度對器件耐壓、導(dǎo)通電阻、元胞間距都會有影響。高能離子注入的橫向擴(kuò)散比普通離子注入明顯，因此在獲得同等有效溝道長度（即有效柵極）的情況下，可以將多晶硅長度做的更小，這樣元胞面積也可以減小，芯片利用率提高，從而降低器件制造成本。為了防止橫向擴(kuò)散過大，導(dǎo)致元胞重疊JFET區(qū)域消失，需要選擇適當(dāng)?shù)腜阱注入窗口和退火條件，在不改變其他參數(shù)的基礎(chǔ)上，本文P阱注入窗口選為2um，通過改變P阱注入的時(shí)間長短來獲得不同深度的P阱結(jié)深，注入時(shí)間則越長P阱越深，采用ATHENA （工藝模擬）和ATLAS（器件模擬）工具進(jìn)行仿真，仿真得到結(jié)果如表1所示。

表1 P阱結(jié)深的影響仿真結(jié)果

從理論上分析，P阱結(jié)越深，元胞間距（cell spacing）則越小，當(dāng)漏極加偏壓后，P阱/N-外延耗盡區(qū)將迅速連起來類似于平面結(jié)，使得器件耐壓比較理想而且穩(wěn)定，表1的仿真結(jié)果也很好的驗(yàn)證了這點(diǎn)。但是單元間距減小會使的JFET效應(yīng)增強(qiáng)[8]，導(dǎo)致JFET區(qū)的電阻急劇增大，影響了器件的驅(qū)動(dòng)能力，即表1中顯示導(dǎo)通電阻偏大，所以需要對cell spacing進(jìn)行優(yōu)化仿真。

（二）優(yōu)化JFET離子注入。通過JFET的離子注入可以改善導(dǎo)通電阻的特性，根據(jù)表1選取P阱離子注入濃度為5E14cm-2 ，退火為1200℃ 100min N2/LwO2的條件下。選用不同濃度的JEFT離子注入，仿真結(jié)果如表2所示。從表2中也可以看出，JFET離子注入越大，可以更有效的降低導(dǎo)通電阻，但一定程度也會影響到器件耐壓值，綜合考慮最終選取JFET注入時(shí)的濃度為2E12cm-2。

表2 JFET離子注入的影響仿真結(jié)果

（三）有源區(qū)注入窗口（ LW）、柵極長度（LP）的優(yōu)化。當(dāng)元胞（cell）長度、面積、各摻雜濃度相同的情況下，影響耐壓的參數(shù)主要是有源區(qū)的注入窗口[9][10]（LW）、柵長（LP），對LW、LP的不同參數(shù)優(yōu)化組合仿真結(jié)果如表3所示。從結(jié)果中分析，由于P阱的注入窗口寬度2um不變，其橫向擴(kuò)散也不變，所以cell

spacing沒變，導(dǎo)通電阻也沒變。選取LW =5.8um， LP = 5.2um時(shí)器件耐壓最大。

表3 LW、LP優(yōu)化結(jié)果

（四）工藝流程與模擬仿真。主要工藝流程設(shè)計(jì)如下：

圖3 VDMOS主要工藝

模擬 VDMOS基本工藝和器件結(jié)構(gòu)參數(shù)設(shè)計(jì)如下：N+襯底為電阻率0.01歐姆，N-外延層摻雜濃度為2.19E14cm-2，厚度為52um；JFET注入離子濃度為3E12 cm-2，P阱離子注入濃度為5E14cm-2，在500keV能量下注入，且退火條件為退火條件1200℃ 100min N2/LwO2，P阱深結(jié)擴(kuò)散為結(jié)深6um；LW =

5.8um、LP = 5.2um，N+有源區(qū)或N+漏區(qū)的離子注入濃度

5E16 cm-2，N+有源區(qū)或N+漏區(qū)的結(jié)深為0.5um。

圖4 擊穿電壓仿真對比結(jié)果 圖5 柵電荷仿真曲線

通過TCAD Silvaco軟件進(jìn)行仿真，并與傳統(tǒng)模擬結(jié)果進(jìn)行對比，擊穿電壓仿真對比結(jié)果如圖4所示，其中紅色為新結(jié)構(gòu)曲線，綠色為傳統(tǒng)結(jié)構(gòu)曲線，新器件的BVDSS=708V，而傳統(tǒng)

BVDSS=686，說明新器件耐壓更理想。柵極電荷仿真結(jié)果對比如圖5所示，曲線中間水平線段的長度表示QGD的大小，從圖中可以清楚地看出新結(jié)構(gòu)器件的密勒電容遠(yuǎn)小于傳統(tǒng)器件的密勒電容。

三、實(shí)驗(yàn)流片測試與分析

基于上述VDMOS器件的結(jié)構(gòu)以及工藝參數(shù)，該芯片在福順微電子公司進(jìn)行初次流片與測試，版圖設(shè)計(jì)如圖所示。

圖6 新VDMOS版圖

對器件進(jìn)行顯微拍照得到SEM圖，如圖所示，從SEM圖可以看出新器件的cell pitch為11um，其中有源區(qū)注入窗口寬度LW≈5.86um，柵長LP≈5.14um；P阱結(jié)深約5.77um，為深結(jié)擴(kuò)散，在柵下的橫向擴(kuò)散僅為2.6um左右。

圖7 新器件SEM圖

對新VDMOS器件的擊穿電壓特性進(jìn)行測試，結(jié)果如圖8所示，擊穿電壓達(dá)到700左右，符合理論設(shè)計(jì)。導(dǎo)通電阻測試結(jié)果如圖9所示，VGS=10V，ID=6.5時(shí)候，導(dǎo)通電阻只有0.33歐姆，是非常小的了。反向輸出電容測試如圖10所示，在VDS=

25 V， VGS= 0V， f = 1MHz測得反向輸出電容（Crss）為8PF，比改進(jìn)前的傳統(tǒng)器件（反向傳輸電容為13PF）降低了33.3%。目前市場上主流耐壓600V級別的VDMOS傳輸電容普遍在11PF-25PF，可見本文提出的方法可以很好的降低VDMOS的方向傳輸電容，同時(shí)不影響耐壓和導(dǎo)通電阻的特性。

圖8 導(dǎo)通電阻測試結(jié)果 圖9電容測試結(jié)果

四、結(jié)論

本文提出一種高能離子注入形成深結(jié)P阱的VDMOS器件新結(jié)構(gòu)，獲得短柵從而減小了反向傳輸電容，同時(shí)采用JFET注入的方法來解決導(dǎo)通電阻增加的矛盾，用TCAD軟件對元胞間距、LW、LP參數(shù)進(jìn)行優(yōu)化仿真。流片測試驗(yàn)證了理論分析的正確性，測試結(jié)果表明反向傳輸電容只有8PF，與傳統(tǒng)VDMOS結(jié)構(gòu)（13PF）相比大大降低了，提高VDMOS器件的開關(guān)速度。從測試圖形中可以看出，在參數(shù)優(yōu)化的條件下，器件結(jié)構(gòu)不僅具有較為理想的高擊穿電壓，而且其導(dǎo)通電阻比較低，可見該器件具有廣闊的應(yīng)用前景。

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