基于Allegro PCB SI 的DSP最小系統(tǒng)板信號(hào)完整性仿真分析

朱鄭喆 吳明贊 江蒙南 周勇 吳瓊

摘 要：DSP最小系統(tǒng)板屬于高速電路板，在設(shè)計(jì)過程中必須考慮信號(hào)完整性問題。借助仿真軟件Allegro PCB SI軟件，對(duì)DSP最小系統(tǒng)板自動(dòng)布線后的關(guān)鍵信號(hào)線進(jìn)行仿真，發(fā)現(xiàn)反射，串?dāng)_對(duì)信號(hào)完整性問題影響很大。根據(jù)傳輸線理論手動(dòng)調(diào)整布線之后，通過仿真發(fā)現(xiàn)過沖幅值，串?dāng)_幅值有了很大抑制。由此可見，采取適當(dāng)?shù)牟季€策略可有效解決高速電路板信號(hào)完整性問題。

關(guān)鍵詞：DSP最小系統(tǒng)板 信號(hào)完整性 Allegro PCB SI 反射 串?dāng)_ 傳輸線理論

中圖分類號(hào)：TN941 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1674-098X（2015）08（c）-0070-02

隨著現(xiàn)代科技的飛速發(fā)展，許多系統(tǒng)的工作頻率很高，達(dá)到數(shù)百M(fèi)Hz甚至GHz，并且信號(hào)沿越來(lái)越陡，已經(jīng)達(dá)到ns級(jí)別甚至更小。如此高速的信號(hào)的切換對(duì)于PCB設(shè)計(jì)者而言需要考慮到低頻電路所不需要考慮的信號(hào)完整性問題，如延時(shí)，串?dāng)_，反射，地彈等。本文擬借助傳輸線理論對(duì)DSP最小系統(tǒng)板進(jìn)行信號(hào)完整性仿真。

1 DSP最小系統(tǒng)介紹

DSP最小系統(tǒng)主要由DSP芯片，電源電路，復(fù)位電路，時(shí)鐘電路，JATG接口電路和外部存儲(chǔ)器等部分構(gòu)成，其結(jié)構(gòu)框圖如下：

本文仿真分析的最小系統(tǒng)板采用型為TMS320C6713的DSP芯片，外接存儲(chǔ)器部分由FLASH芯片和SDRAM存儲(chǔ)器芯片共同組成。其中DSP芯片的最高主頻可達(dá)300MHz，并且與外接存儲(chǔ)器芯片進(jìn)行高速數(shù)據(jù)傳輸。所以必須對(duì)最小系統(tǒng)板進(jìn)行信號(hào)完整性分析。

2 基于傳輸線理論的高速PCB布線分析

PCB上的印制導(dǎo)線如果作為傳輸線設(shè)計(jì)的不夠合理，根據(jù)不同的傳輸線模型在電路上可能會(huì)出現(xiàn)信號(hào)反射，延時(shí)，串?dāng)_，地彈等傳輸線效應(yīng)。根據(jù)傳輸線理論，通過綜合分析各種傳輸線效應(yīng)產(chǎn)生原理，可得出相應(yīng)的布線方法規(guī)避傳輸線效應(yīng)。

2.1 減少反射的布線方法

當(dāng)信號(hào)傳輸路徑上特征阻抗不連續(xù)時(shí)，就會(huì)有信號(hào)反射發(fā)生。反射會(huì)造成諸如過沖，下沖，振鈴等信號(hào)失真的現(xiàn)象，從而引起信號(hào)完整性的問題。由于反射產(chǎn)生的根本原因是傳輸路徑上阻抗不連續(xù)，我們一般采取端接阻抗的方法達(dá)減少信號(hào)的反射。其中常見的端接阻抗方法有串聯(lián)端接和并聯(lián)端接。

串聯(lián)端接是在靠近輸出端位置串接一個(gè)電阻，端接的電阻和輸出端的阻抗總和應(yīng)該與傳輸線的特征阻抗Z0相等。該方案消除了驅(qū)動(dòng)端的二次反射，且不受接收端負(fù)載變化的影響。但是由于端接電阻的分壓，線路上傳輸?shù)碾妷簝H僅為驅(qū)動(dòng)電壓的一半，不能驅(qū)動(dòng)分布式負(fù)載。

并聯(lián)端接是在接收器的輸入端連接一個(gè)終端電阻R（R與特性阻抗Z0相等）下拉到地來(lái)實(shí)現(xiàn)匹配。該方案消除的是一次反射，適用于多個(gè)負(fù)載的情況。但是接地的電阻不僅增加了直流損耗，還會(huì)使得噪聲容限降低。

2.2 減少串?dāng)_的布線方法

串?dāng)_是相鄰信號(hào)線之間的耦合，信號(hào)之間的互感和互容引起線上的噪聲。串?dāng)_按傳播方向可以分為前向串?dāng)_和后向串?dāng)_。為了減小串?dāng)_，可以增加走線間距和線寬的比值（采用3w原則），減小平行走線長(zhǎng)度。

3 信號(hào)完整性分析

3.1 仿真軟件介紹

Allegro PCB SI是Cadence公司推出的一款信號(hào)完整性仿真工具，針對(duì)包括延時(shí)，串?dāng)_，反射在內(nèi)的信號(hào)完整性問題提出了一整套完善的方針和解決方案。該軟件現(xiàn)場(chǎng)調(diào)試性能好，通過該軟件，用戶不僅可以直接提取目標(biāo)網(wǎng)絡(luò)拓?fù)溥M(jìn)行仿真，還能將仿真確定的布局布線方案轉(zhuǎn)換成約束規(guī)則集，導(dǎo)入PCB設(shè)計(jì)軟件中，從而指導(dǎo)PCB的設(shè)計(jì)與調(diào)整。Aleegro PCB SI 與PCB設(shè)計(jì)軟件之間良好的交互性使得它相較于其他仿真軟件具有較為明顯的優(yōu)勢(shì)

3.2 反射仿真

分析仿真時(shí)我們以數(shù)據(jù)信號(hào)線DSP_DATA1為例，在PCB SI界面下提取該網(wǎng)絡(luò)的拓?fù)淙鐖D2所示。我們先對(duì)未串聯(lián)端接的信號(hào)線進(jìn)行仿真分析，得到波形如圖3所示。

可以發(fā)現(xiàn)該信號(hào)線的傳輸延時(shí)為0.116ns，遠(yuǎn)大于信號(hào)的上升時(shí)間的1/5（約0.06ns），因此出現(xiàn)很大的振鈴，且過沖幅值和下沖幅值都很高。

采用串聯(lián)端接的方法，在輸出端匹配（如圖4所示）。通過查看輸出器件輸出特性曲線可以得出它的輸出阻抗約為12?，傳輸線特性阻抗約為98?，因此理論上串聯(lián)匹配的電阻值約為76?。在參數(shù)設(shè)定頁(yè)面將電阻值設(shè)為70?～80?（步進(jìn)為1?）的掃描，經(jīng)仿真發(fā)現(xiàn)串聯(lián)電阻值為76?的時(shí)候波形效果最好（如圖5所示），理論值和實(shí)驗(yàn)值吻合。串聯(lián)電阻前后的具體仿真數(shù)據(jù)如表1所示。

3.3 串?dāng)_仿真

我們?cè)诖當(dāng)_分析時(shí)，我們選取ED22作為受害網(wǎng)絡(luò)，網(wǎng)絡(luò)ED21和ED23作為侵害網(wǎng)絡(luò)，在Sig Xplorer中添加其模拓?fù)淙鐖D6所示（已添加串聯(lián)匹配阻抗），并且根據(jù)PCB板當(dāng)前的布線情況設(shè)置其相應(yīng)參數(shù)（線寬，線距，疊層等）。我們分別對(duì)采用適當(dāng)布線策略前后的串?dāng)_模型進(jìn)行仿真。串?dāng)_模型在調(diào)整布線前后的參數(shù)如表2所示，仿真結(jié)果如表3所示。

3.4 仿真結(jié)果總結(jié)分析

通過分析上述仿真結(jié)果我們可以發(fā)現(xiàn)，在調(diào)整布線前，信號(hào)線上振鈴明顯，串?dāng)_幅值很大（達(dá)到驅(qū)動(dòng)電壓的10%）。而在采用適當(dāng)布線方法調(diào)整布線之后，振鈴現(xiàn)象基本消失，串?dāng)_幅值被控制在驅(qū)動(dòng)電壓2%以內(nèi)。由此可見，經(jīng)過適當(dāng)?shù)牟季€調(diào)整，DSP最小系統(tǒng)板信號(hào)完整性得到了顯著的提高。

4 結(jié)語(yǔ)

本文利用PCB SI軟件對(duì)DSP最小系統(tǒng)PCB版進(jìn)行了信號(hào)完整性和時(shí)序的研究。主要針對(duì)反射，串?dāng)_，以及延時(shí)引起的時(shí)序問題展開研究。首先對(duì)自動(dòng)布線的PCB版進(jìn)行信號(hào)完整性和時(shí)序的仿真，發(fā)現(xiàn)信號(hào)完整性及時(shí)序問題均嚴(yán)重。對(duì)此，通過采用適當(dāng)?shù)牟季€方法調(diào)整布線。調(diào)整布線之后進(jìn)行的仿真顯示信號(hào)完整性和時(shí)序問題都得到了解決。由此可見，在高速電路PCB版的布線中，采用適當(dāng)?shù)牟季€策略是十分必要的。

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