Data Acquisition and Compression System Based on FPGA and DSP*

LIAN Meng，CHOU Xiujian，LI Qing，CUI Lijie

(1.Key Laboratory of Instrumentation Science and Dynamic Measurement(North University of China)Ministry of Education，Taiyuan 030051，China; 2.Kunshan branch institute of microelectronics of Chinese academy of sciences，Kunshan Jiangsu 215300，China)

Data Acquisition and Compression System Based on FPGA and DSP*

LIAN Meng1，2，CHOU Xiujian1*，LI Qing2，CUI Lijie1

(1.Key Laboratory of Instrumentation Science and Dynamic Measurement(North University of China)Ministry of Education，Taiyuan 030051，China; 2.Kunshan branch institute of microelectronics of Chinese academy of sciences，Kunshan Jiangsu 215300，China)

The test of each module function which is applied to the body of the arrow，has a special technical index for the data acquisition，for examples，the requirement of reading the data of large capacity，the error rate is extremely low．By referring to the existing data collection and compression technology designs the data acquisition and compression system which bases on FPGA and DSP．This system can realize the acquisition and processing of 12 analog signals，the sample rate is 324 ksample/s．To compress the data through using DSP chip，the compression removal rate can reach 75%．According to the data error problems，this system comes up with the design of data stream frame transmission．Finally，the tests have been carried out，the experiments show that systematic work is stable，the system solves the problem of the unity of the performance，power consumption and speed．

lossless compression;ARC algorithm;DSP;A/D conversion

在測(cè)控系統(tǒng)中，數(shù)據(jù)采集和壓縮技術(shù)是其核心技術(shù)，特別是在航空領(lǐng)域，需要測(cè)試的器件越來越多，而要求的測(cè)控系統(tǒng)卻更加小型化。因此如何實(shí)現(xiàn)快速數(shù)據(jù)采集和更高的壓縮去除率，成為目前研究的重點(diǎn)。在本系統(tǒng)中，我們通過采用現(xiàn)場(chǎng)可編程器件FPGA實(shí)現(xiàn)12路模擬信號(hào)的采集，通過DSP對(duì)D-MD-ARCODE4(算術(shù)編碼)算法進(jìn)行處理，提出了一種對(duì)12路數(shù)據(jù)進(jìn)行無損壓縮的設(shè)計(jì)方案。

1　系統(tǒng)的總體設(shè)計(jì)

計(jì)算機(jī)作為整個(gè)測(cè)控系統(tǒng)的控制平臺(tái)和數(shù)據(jù)處理終端，采用USB總線接口實(shí)現(xiàn)計(jì)算機(jī)和檢測(cè)設(shè)備之間的通信［1－3］。檢測(cè)設(shè)備通過DS26C32接口芯片接收測(cè)控系統(tǒng)采集到的數(shù)據(jù)，數(shù)據(jù)經(jīng)過壓縮處理后通過USB上傳給上位機(jī)，上位機(jī)對(duì)其進(jìn)行解壓還原為初始數(shù)據(jù)，并完成數(shù)據(jù)分析和波形顯示的功能。

系統(tǒng)工作過程為:上位機(jī)通過USB將控制命令發(fā)送給FPGA，F(xiàn)PGA控制ADS8365模數(shù)轉(zhuǎn)換芯片對(duì)采樣的模擬信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換，經(jīng)轉(zhuǎn)換后的數(shù)據(jù)存入內(nèi)部FIFO中，DSP接收到相關(guān)信號(hào)后，從FIFO中讀取6 144 byte進(jìn)行數(shù)據(jù)壓縮，通過FPGA內(nèi)部的邏輯判斷，串行接收壓縮后的數(shù)據(jù)并對(duì)其進(jìn)行幀格式的編碼，并通過DS26C32接口芯片發(fā)送出去，以保證數(shù)據(jù)傳輸實(shí)時(shí)性。系統(tǒng)的原理框圖如圖1所示。

圖1　系統(tǒng)的原理框圖

2　硬件及實(shí)現(xiàn)的原理

2．1控制單元的選型

FPGA采用XILINX公司的XC3S200，內(nèi)部包含有豐富的RAM資源，利用IP核可以搭建內(nèi)部FIFO，便于數(shù)據(jù)采集。DSP采用TI公司生產(chǎn)的TMS320C6416，采用8級(jí)流水線，最高的運(yùn)行速度為720 MHz，可靠性高，可以對(duì)信號(hào)進(jìn)行處理［4－7］。

2．2DSP的硬件設(shè)計(jì)

數(shù)據(jù)壓縮部分主要包括數(shù)據(jù)獲取部分、數(shù)據(jù)壓縮部分和數(shù)據(jù)發(fā)送部分，如圖2所示。

圖2　DSP的硬件原理框圖

FPGA通過控制ADS8365對(duì)12路的模擬信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換，將轉(zhuǎn)換后的數(shù)據(jù)緩存到FPGA的內(nèi)部FIFO中，隨后將FIFO數(shù)據(jù)通過EMIFA接口映射到DSP的外部存儲(chǔ)器中。DSP進(jìn)行初始化后，其內(nèi)部的自引導(dǎo)程序?qū)LASH中的數(shù)據(jù)和程序轉(zhuǎn)移到SDRAM中，DSP就可以讀取ARC算法的應(yīng)用程序，隨即對(duì)從FIFO中獲取的數(shù)據(jù)進(jìn)行高速壓縮。壓縮后的數(shù)據(jù)通過FIFO的輸出接口傳輸給FPGA進(jìn)行相應(yīng)的處理。

2．3FPGA和DSP的通信接口設(shè)計(jì)

DSP對(duì)從FPGA傳輸過來的數(shù)據(jù)進(jìn)行無損壓縮，再將壓縮后的數(shù)據(jù)反饋給FPGA，由FPGA編碼后通過422總線上傳給上位機(jī)進(jìn)行顯示。DSP需要處理的數(shù)據(jù)量很大，為了保證在數(shù)據(jù)壓縮期間采集到的數(shù)據(jù)和壓縮結(jié)果不會(huì)丟失，在數(shù)據(jù)輸入和輸出接口之間設(shè)計(jì)數(shù)據(jù)緩存器。因此，采用動(dòng)態(tài)隨機(jī)存儲(chǔ)器(SDRAM)作為DSP的外部存儲(chǔ)器。DSP在采樣數(shù)據(jù)時(shí)的數(shù)據(jù)操作比較復(fù)雜，通過EMIF接口可以簡(jiǎn)化操作，只需要設(shè)置DSP的EMIF的寄存器的相關(guān)參數(shù)就可以實(shí)現(xiàn)通信。DSP和FPGA、SDRAM的連接圖如圖3所示。

圖3　DSP和FPGA、SDRAM的連接圖

3　邏輯控制

3．1壓縮算法的選用及實(shí)現(xiàn)

通過壓縮編碼，將一組數(shù)據(jù)的時(shí)間、空間相關(guān)性轉(zhuǎn)變?yōu)樗惴ㄏ嚓P(guān)性，將數(shù)據(jù)中的冗余信息用固定的算法表示，從而降低了信源的數(shù)據(jù)量?？紤]到測(cè)控領(lǐng)域?qū)Υa數(shù)的控制和維護(hù)的需求，本系統(tǒng)采用ARC算法，此算法采用遞推方式，對(duì)全序列進(jìn)行連續(xù)編碼，適合對(duì)信號(hào)的編碼前壓縮。此算法是將整個(gè)信號(hào)序列全部映射到一個(gè)(0，1)的子區(qū)間中，該序列出現(xiàn)的概率值等于子區(qū)間的長度值，可在子區(qū)間內(nèi)選擇一個(gè)有代表性的二進(jìn)制小數(shù)作為ARC算法的編碼輸出［8－9］。為了減少執(zhí)行時(shí)間，本系統(tǒng)對(duì)此算法作了一些改動(dòng)，在數(shù)據(jù)的傳輸過程中，誤碼是不可能避免的，只能通過一定的方法使其降低，為了避免產(chǎn)生的誤碼擴(kuò)散到整個(gè)數(shù)據(jù)段，將數(shù)據(jù)流分為許多連續(xù)的幀，也就是對(duì)數(shù)據(jù)流進(jìn)行合理的分組，本系統(tǒng)采用的分組長度是6 144 byte，然后以幀為單位對(duì)數(shù)據(jù)流進(jìn)行壓縮編碼，這樣一旦出現(xiàn)誤碼，只會(huì)破壞本幀的數(shù)據(jù)，不會(huì)影響其他的數(shù)據(jù)幀。

3．2FPGA的邏輯設(shè)計(jì)

在整個(gè)系統(tǒng)的設(shè)計(jì)中，F(xiàn)PGA作為控制單元，F(xiàn)PGA的邏輯功能主要包括對(duì)12路模擬信號(hào)的采集部分、數(shù)據(jù)的輸入緩存部分、DSP通信部分和數(shù)據(jù)的輸出部分。其中數(shù)據(jù)的輸入輸出緩存部分可以通過調(diào)用FPGA內(nèi)部FIFO實(shí)現(xiàn)。數(shù)據(jù)采集部分采用高帶寬低功耗的A/D轉(zhuǎn)換芯片ADS8565(16bit)，對(duì)單路的模擬信號(hào)的采樣率定為27 kHz，16位的分辨率，總的采樣率設(shè)定為324 kHz。一般情況下，傳感器將待測(cè)的信號(hào)轉(zhuǎn)化成電信號(hào)，這種電信號(hào)很微弱，需要經(jīng)過信號(hào)調(diào)理電路將采集到的信號(hào)進(jìn)行濾波和放大，以滿足ADS8365對(duì)輸入信號(hào)的要求。通過ADS8365將采集到的模擬信號(hào)轉(zhuǎn)化成數(shù)字信號(hào)后，將其寫入到FIFO中，以6 144 byte為一幀，將整幀數(shù)據(jù)傳輸?shù)紻SP部分進(jìn)行壓縮處理。程序流程圖如圖4所示。

圖4　數(shù)據(jù)采集部分的流程圖

3．3DSP的程序設(shè)計(jì)

本系統(tǒng)的核心是采用DSP芯片實(shí)現(xiàn)數(shù)據(jù)的無損壓縮。為了避免DSP在很長的時(shí)間內(nèi)都處于忙狀態(tài)，將12個(gè)通道緩沖的數(shù)據(jù)設(shè)置一個(gè)初始值，從而使量化的數(shù)據(jù)只進(jìn)行一次數(shù)據(jù)的壓縮、校驗(yàn)和輸出。DSP內(nèi)部的程序流程圖如圖5所示。這樣設(shè)計(jì)保證了數(shù)據(jù)連續(xù)的輸入輸出，避免中間等待時(shí)間，提高了數(shù)據(jù)的傳輸速度。

圖5　程序流程圖

系統(tǒng)上電后，DSP從FLASH中加載程序以完成系統(tǒng)的初始化和各個(gè)參數(shù)的設(shè)置，隨之進(jìn)入主函數(shù)、初始化EMIF和CSL函數(shù)庫等相關(guān)中斷寄存器和FIFO。當(dāng)DSP檢測(cè)到FIFO的半滿信號(hào)時(shí)，讀取12路模擬信號(hào)的量化值，當(dāng)檢測(cè)到SBUF中有數(shù)據(jù)待處理標(biāo)志時(shí)，DSP啟動(dòng)ARC編碼對(duì)數(shù)據(jù)進(jìn)行壓縮，ARC編碼返回壓縮后的數(shù)據(jù)長度，并與原始數(shù)據(jù)進(jìn)行對(duì)比，當(dāng)后者大于等于前者時(shí)，就要停止壓縮，將原始數(shù)據(jù)存入RAM中。

4　系統(tǒng)測(cè)試結(jié)果

利用ARC算法，對(duì)采集到的12路模擬信號(hào)進(jìn)行32 min的無損壓縮，測(cè)試得到的數(shù)據(jù)624．375 kbyte的數(shù)據(jù)。可以得到的壓縮去除率為:

通過MATLAB軟件，對(duì)壓縮前的數(shù)據(jù)和經(jīng)解壓還原后的數(shù)據(jù)進(jìn)行頻域分析，圖7、圖8為兩者幅頻特性圖，縱軸是幅值，橫軸是頻率值。采集的模擬信號(hào)的主要頻率在1 kHz～4 kHz的范圍內(nèi)，數(shù)據(jù)解壓后，濾波器將頻率大于10 kHz的部分基本濾掉，但是數(shù)據(jù)的主要成分保留下來，可以反映數(shù)據(jù)的真實(shí)情況。將測(cè)試設(shè)備與所設(shè)計(jì)的壓縮單元連接，上位機(jī)通過USB接口發(fā)出指令，測(cè)試設(shè)備根據(jù)上位機(jī)發(fā)送的指令發(fā)出待測(cè)信號(hào)，如圖6所示。信號(hào)采集單元將采集到的信號(hào)進(jìn)行相應(yīng)的處理后送往壓縮單元進(jìn)行壓縮，F(xiàn)PGA將壓縮后的數(shù)據(jù)通過USB接口傳給上位機(jī)，上位機(jī)通過解壓軟件對(duì)這些數(shù)據(jù)進(jìn)行解壓，將其繪成的波形如圖8所示。通過對(duì)比，原始數(shù)據(jù)和解壓后的數(shù)據(jù)一致，因此，本系統(tǒng)的壓縮性能很好，經(jīng)過多次測(cè)試，證明了數(shù)據(jù)的無損壓縮的準(zhǔn)確性。

圖6　測(cè)試設(shè)備輸出的待測(cè)信號(hào)

圖7　測(cè)試設(shè)備輸出的待測(cè)信號(hào)(將其放大)

圖8　經(jīng)解壓后發(fā)大的待測(cè)信號(hào)

5　結(jié)論

本系統(tǒng)主要研究了對(duì)12路數(shù)據(jù)的采集和無損壓縮，利用D-MD-ARCODE4算法，可以達(dá)到數(shù)據(jù)無損壓縮的技術(shù)要求。通過在DSP內(nèi)采取數(shù)據(jù)緩沖預(yù)設(shè)值的方法，實(shí)現(xiàn)了對(duì)12通道數(shù)據(jù)進(jìn)行均勻的壓縮，提高了數(shù)據(jù)傳輸?shù)墓ぷ餍?，該設(shè)計(jì)充分利用了具有高性能的TMS320C6416(所用DSP型號(hào))芯片，使數(shù)據(jù)壓縮單元的壓縮速度提高了近一倍，對(duì)各種信號(hào)冗余信息的減少提供了設(shè)計(jì)方法，具有很高的使用價(jià)值和參考價(jià)值。

［1］宋光德，張慧，梁磊．一種基于FPGA的高速波形采集與實(shí)時(shí)數(shù)據(jù)壓縮方法［J］．電子測(cè)量與儀器學(xué)報(bào)，2004，18(1):47－50．

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連猛(1986－)，女，漢族，河北保定人，碩士研究生，主要研究領(lǐng)域?yàn)橹悄芙煌?，嵌入式系統(tǒng)，lianmengdeyouxiang @163．com;

丑修建(1979－)，男，湖北省咸寧市人，現(xiàn)為中北大學(xué)碩士生導(dǎo)師，主要研究方向?yàn)橹悄芪⒓{器件與系統(tǒng)。

EEACC:6140;721010．3969/j．issn．1005－9490．2015．01．028

基于FPGA和DSP的數(shù)據(jù)采集與壓縮系統(tǒng)*

連猛1，2，丑修建1*，李慶2，崔麗杰1
(1.中北大學(xué)儀器科學(xué)與動(dòng)態(tài)測(cè)試教育部重點(diǎn)實(shí)驗(yàn)室，太原030051;2.中科院微電子研究所昆山分所，江蘇昆山215300)

應(yīng)用于箭體各模塊功能測(cè)試，對(duì)數(shù)據(jù)采集有特殊的技術(shù)指標(biāo)，要求系統(tǒng)能讀取大容量數(shù)據(jù)、誤碼率極低。基于此參考已有的壓縮技術(shù)，設(shè)計(jì)了基于FPGA和DSP的數(shù)據(jù)采集與壓縮系統(tǒng)，能夠?qū)崿F(xiàn)12路模擬信號(hào)的采集與處理，采樣率為324 ksample/s。采用DSP對(duì)數(shù)據(jù)進(jìn)行壓縮，壓縮去除率達(dá)到75%。針對(duì)采集數(shù)據(jù)誤碼問題，提出對(duì)數(shù)據(jù)分幀傳輸?shù)脑O(shè)計(jì)方案。最后對(duì)系統(tǒng)進(jìn)行了測(cè)試驗(yàn)證，實(shí)驗(yàn)表明系統(tǒng)性工作穩(wěn)定、各項(xiàng)技術(shù)指標(biāo)均達(dá)到要求。

無損壓縮;ARC算法;DSP;A/D轉(zhuǎn)換

TP274．2

A文獻(xiàn)標(biāo)識(shí)碼:1005－9490(2015)01－0130－05

2014－04－01修改日期:2014－04－22

項(xiàng)目來源:國家自然科學(xué)基金項(xiàng)目(613300216)