基于FPGA的配電網(wǎng)故障行波采樣及降噪設(shè)計(jì)

史洪華，鐘　?。ㄋ拇ù髮W(xué)電氣信息學(xué)院，成都610065）

基于FPGA的配電網(wǎng)故障行波采樣及降噪設(shè)計(jì)

史洪華，鐘俊
（四川大學(xué)電氣信息學(xué)院，成都610065）

行波信號(hào)的有效提取是配電網(wǎng)接地故障分析的前提，針對(duì)配電線路接地故障，行波信號(hào)具有帶寬高、背景噪聲強(qiáng)的特點(diǎn)，設(shè)計(jì)以FPGA為主控芯片的行波采樣及降噪處理系統(tǒng)。針對(duì)行波電壓幅值變化大的特點(diǎn)提出雙路采集行波方案，采用Verilog HDL編程實(shí)現(xiàn)FPGA對(duì)AD7626的采樣時(shí)序控制，并通過FIR數(shù)字濾波器對(duì)行波信號(hào)進(jìn)行降噪處理，采樣數(shù)據(jù)最終存入RAM中供DSP讀取進(jìn)行定位運(yùn)算。經(jīng)過對(duì)各模塊進(jìn)行仿真和實(shí)際測(cè)試，表明該采集系統(tǒng)工作穩(wěn)定，數(shù)據(jù)采集準(zhǔn)確，降噪后效果理想，具有工程應(yīng)用價(jià)值。

行波采樣；FPGA；FIR；降噪

四川省科技支撐項(xiàng)目（No.2011GZ0004）、四川省智能電網(wǎng)示范工程關(guān)鍵技術(shù)研究（No.2012GZ0009）

0　引言

配電網(wǎng)作為電力系統(tǒng)的重要組成部分，其安全、穩(wěn)定、正常運(yùn)行關(guān)系到用電企業(yè)的經(jīng)濟(jì)利益，人民群眾的安定生活。隨著經(jīng)濟(jì)的發(fā)展，社會(huì)對(duì)電力需求越來越大，配電網(wǎng)出現(xiàn)故障風(fēng)險(xiǎn)也在增大，當(dāng)出現(xiàn)故障時(shí)，需要及時(shí)確定故障點(diǎn)位置，派遣人員趕到現(xiàn)場(chǎng)實(shí)行搶救和修復(fù)，以減少因電力故障而造成的損失。由此，很多學(xué)者開始研究定位算法，包括阻抗法[1]、行波法[2]、S注入法[3]、基于人工神經(jīng)網(wǎng)絡(luò)法[4]等，其中基于行波法的故障定位方法因模型簡(jiǎn)單，不受系統(tǒng)運(yùn)行參數(shù)、故障過渡電阻的影響，測(cè)距精度較高而受國(guó)內(nèi)外關(guān)注。高準(zhǔn)確性的行波信號(hào)是故障定位算法能否應(yīng)用的前提條件，這就需要穩(wěn)定高效的行波采集系統(tǒng)對(duì)行波信號(hào)進(jìn)行實(shí)時(shí)數(shù)據(jù)采集，行波采集系統(tǒng)也是故障定位裝置的重要組成部分[5]。本文針對(duì)配電網(wǎng)發(fā)生故障時(shí)產(chǎn)生暫態(tài)行波，設(shè)計(jì)了行波采樣系統(tǒng)。設(shè)計(jì)中以FPGA作為主控制器，F(xiàn)PGA具有控制能力強(qiáng)、邏輯資源豐富、I/O接口廣泛、并行數(shù)據(jù)處理等特點(diǎn)，并且開發(fā)周期短，靈活性好，效率較高。

1　系統(tǒng)結(jié)構(gòu)及硬件組成

1.1系統(tǒng)整體結(jié)構(gòu)

本文設(shè)計(jì)的行波采集系統(tǒng)主要由信號(hào)調(diào)理模塊、ADC模數(shù)轉(zhuǎn)換模塊、FPGA控制器等組成，系統(tǒng)整體結(jié)構(gòu)如圖1所示。信號(hào)調(diào)理模塊主要實(shí)現(xiàn)對(duì)行波信號(hào)進(jìn)行濾波、單端輸入轉(zhuǎn)換為差分輸入等方面的工作；ADC模數(shù)轉(zhuǎn)換模塊主要實(shí)現(xiàn)對(duì)行波信號(hào)進(jìn)行數(shù)字轉(zhuǎn)換，并將轉(zhuǎn)換結(jié)果有序輸出等工作；FPGA控制器主要完成對(duì)ADC轉(zhuǎn)換頻率控制、數(shù)據(jù)接收、數(shù)字濾波、數(shù)據(jù)存儲(chǔ)等方面的工作。由于行波信號(hào)幅值范圍在幾十毫伏到幾十伏之間不定，設(shè)計(jì)中采用將單路行波信號(hào)分雙路進(jìn)行采集，一路實(shí)現(xiàn)對(duì)高幅值信號(hào)采集，另一路實(shí)現(xiàn)對(duì)低幅值信號(hào)采集。在第一路調(diào)理電路中，先對(duì)行波信號(hào)進(jìn)行分壓，以符合ADC輸入標(biāo)準(zhǔn)，然后接入帶通濾波器進(jìn)行濾波處理，經(jīng)差分轉(zhuǎn)換輸出；另一路調(diào)理電路中，將行波信號(hào)直接接入濾波器，濾波器后端接穩(wěn)壓管，使低壓信號(hào)通過，然后經(jīng)差分轉(zhuǎn)換輸出。

圖1　系統(tǒng)整體結(jié)構(gòu)

1.2FPGA器件

本次設(shè)計(jì)選用的FPGA器件為Altera公司生產(chǎn)的Cyclone IV E系列芯片EP4CE15E22C6，這是一款低功耗、低成本的數(shù)字芯片。這款芯片具有以下特點(diǎn)：

●外接50M時(shí)鐘，具有內(nèi)部PLL，可滿足對(duì)高速時(shí)鐘的需求；

●內(nèi)部邏輯資源豐富，滿足了多種采樣頻率控制時(shí)序生成的需求，在此基礎(chǔ)上，還可以對(duì)采樣數(shù)據(jù)進(jìn)行一定的數(shù)據(jù)處理；

●I/O接口充足，并且具備一定數(shù)量的差分接口，可實(shí)現(xiàn)與多個(gè)ADC的連接、與DSP數(shù)據(jù)交互及擴(kuò)展外圍通信接口；

●具有一定容量的存儲(chǔ)空間，可以存儲(chǔ)大量采樣數(shù)據(jù)。

1.3ADC器件及電路設(shè)計(jì)

采集芯片選用Analog Devices公司的AD7626，這是一款16位、100MSPS的電荷再分配逐次逼近型模數(shù)轉(zhuǎn)換器，具有無與倫比的抑制噪聲性能和線性度。AD7626的數(shù)據(jù)輸入輸出和控制接口均采用差分模式，模數(shù)轉(zhuǎn)換過程受CNV±信號(hào)控制，每個(gè)CNV±信號(hào)上升沿開始轉(zhuǎn)換，最高轉(zhuǎn)換頻率可達(dá)10MHz，轉(zhuǎn)換數(shù)據(jù)以串行形式輸出。AD7626工作模式分為回波時(shí)鐘接口模式和自時(shí)鐘接口模式?；夭〞r(shí)鐘接口模式下，AD7626與數(shù)字主機(jī)之間需要三個(gè)LVDS引腳（D±、CLK±和DCO±），時(shí)鐘DCO±是時(shí)鐘CLK±的緩沖副本，與數(shù)據(jù)D±同步，D±在DCO±的上升沿更新輸出，數(shù)字主機(jī)可根據(jù)DCO±信號(hào)對(duì)數(shù)據(jù)鎖存；自時(shí)鐘接口模式下，多個(gè)AD7626器件可共享同一個(gè)CLK±信號(hào)，并且數(shù)字主機(jī)不需連接DCO±引腳，這樣可以減少數(shù)字主機(jī)上的LVDS連接數(shù)，數(shù)據(jù)鎖存依據(jù)CLK±信號(hào)完成。

設(shè)計(jì)中考慮到需要對(duì)兩路信號(hào)進(jìn)行采集，AD7626工作模式選為自時(shí)鐘接口模式，AD7626電路圖如圖2所示。AD7626正常工作需要2.5V和5V電源，電源引腳處分別連接去耦電容，并且使用電感代替氧化鐵磁珠實(shí)現(xiàn)電源濾波。EN0和EN1為使能引腳，工作在2.5V邏輯電平下，當(dāng)EN1=1，EN2=1，AD7626工作模式為采用內(nèi)部基準(zhǔn)源和內(nèi)部基準(zhǔn)緩沖器，不需要對(duì)REFIN引腳施加外部基準(zhǔn)電壓，本次設(shè)計(jì)就是采用這種模式。當(dāng)DCO+接地時(shí)，AD7626選擇工作模式為自時(shí)鐘接口模式，電路中R2為0歐姆。AD7626與FPGA相連的三對(duì)LVDS信號(hào)之間都連接差分阻抗，電阻值為100Ω。AD7626采用內(nèi)部基準(zhǔn)源，這樣不必另設(shè)外部基準(zhǔn)源電路，REF和REFIN引腳均通過去耦電容接地。

圖2　 AD7626電路

1.4信號(hào)調(diào)整電路

信號(hào)調(diào)理電路由濾波電路和差分驅(qū)動(dòng)電路組成。配電網(wǎng)發(fā)生故障時(shí)暫態(tài)行波信號(hào)的頻譜主要分布在10KHz到100KHz之間[6]，濾波電路為無源帶通濾波器，主要用來抑制低頻尾波，使故障行波波頭更明顯，降低高頻噪聲和浪涌沖擊等的影響，濾波電路如圖3所示。

差分驅(qū)動(dòng)電路以ADA4932作為差分驅(qū)動(dòng)芯片，其具有很高的性能和較低的噪聲及功耗，非常適合用作驅(qū)動(dòng)高性能ADC的單端轉(zhuǎn)差分放大器。其內(nèi)部共模反饋環(huán)路產(chǎn)生的輸出在較寬的頻率范圍內(nèi)仍可保持高度平衡，無需緊密匹配的外部元件，從而差分輸出非常理想。差分驅(qū)動(dòng)電路如圖4所示。

圖3　濾波電路

圖4　差分驅(qū)動(dòng)電路

2　FPGA邏輯設(shè)計(jì)

FPGA是采樣系統(tǒng)的控制器，其內(nèi)部模塊主要有A/D控制模塊、數(shù)據(jù)接收模塊、FIR數(shù)字濾波器模塊等。程序在Quartus II集成環(huán)境下，采用Verilog HDL語(yǔ)言編程實(shí)現(xiàn)[7]。

2.1A/D控制模塊

A/D控制模塊主要作用是FPGA生成不同頻率的采樣時(shí)序，由頻率寄存器決定具體采樣頻率時(shí)序差分輸出，實(shí)現(xiàn)可調(diào)的變頻采樣控制。AD7626工作模式為自時(shí)鐘接口模式，圖5為該模式采樣時(shí)序。AD7626工作過程為：在CNV上升沿開始對(duì)數(shù)據(jù)進(jìn)行模數(shù)轉(zhuǎn)換，轉(zhuǎn)換時(shí)間tMSB最大為100ns，轉(zhuǎn)換完成后，數(shù)字主機(jī)輸出時(shí)鐘CLK，AD7626在CLK的每個(gè)下降沿將一位轉(zhuǎn)換結(jié)果輸出，總共輸出18位，前兩位為標(biāo)頭“10”，后16位為有效數(shù)據(jù)。

FPGA輸入時(shí)鐘為50MHz，具有內(nèi)部PLL，可產(chǎn)生250MHz、125MHz等內(nèi)部高速時(shí)鐘。A/D控制模塊邏輯結(jié)構(gòu)如圖6所示，CNV_creation模塊產(chǎn)生5種頻率的CNV信號(hào)，CLK_creation產(chǎn)生相對(duì)應(yīng)的CLK信號(hào)和D_CLK信號(hào)，頻率控制器選擇當(dāng)前采樣頻率，輸出一組CNV、CLK、D_CLK信號(hào)，其中CNV和CLK信號(hào)通過FPGA接口差分輸出到AD7626芯片，D_CLK為時(shí)鐘信號(hào)，其與采樣周期相同，接入數(shù)據(jù)接收模塊，用于同步并行數(shù)據(jù)輸出。

圖5　自時(shí)鐘接口模式時(shí)序圖

圖6　 A/D控制模塊邏輯結(jié)構(gòu)

2.2數(shù)據(jù)接收模塊

AD7626的轉(zhuǎn)換結(jié)果通過D±引腳串行輸出，數(shù)據(jù)接收模塊作用就是對(duì)采樣結(jié)果進(jìn)行串并轉(zhuǎn)換。如圖7所示，A/D控制模塊的輸出CLK和D_CLK分別接入R_CLK和D_CLK，F(xiàn)PGA差分接口將D±轉(zhuǎn)換為單端信號(hào)接入data_in，data_q[17:0]為輸出。模塊內(nèi)部為一個(gè)移位寄存器，在R_CLK信號(hào)的上升沿讀取data_in，18個(gè)時(shí)鐘后，移位寄存器完成一輪存儲(chǔ)，在D_CLK信號(hào)上升沿data_q輸出轉(zhuǎn)換結(jié)果。數(shù)據(jù)輸出模塊的輸出結(jié)果接入深度為128，寬度為16位的FIFO模塊緩存，F(xiàn)IFO模塊通過Quartus II中的IP核生成。

圖7　數(shù)據(jù)接收模塊

2.3FIR數(shù)字濾波器實(shí)現(xiàn)

在故障定位過程中，故障引起的突變波頭是故障定位算法的重要依賴數(shù)據(jù)，波頭的準(zhǔn)確性直接影響著故障定位的精度[8]。行波信號(hào)在傳輸過程中能量會(huì)受到損耗，能量的損耗會(huì)引起電壓波和電流波的衰減，使得行波信號(hào)幅值可能會(huì)很低。在行波的采集過程中，由于涉及到模數(shù)變換和PCB板線路傳輸?shù)拳h(huán)節(jié)，高頻噪聲和各種干擾不可難免，這些噪聲會(huì)影響到低幅值行波波頭的識(shí)別，這使得對(duì)采樣值進(jìn)行降噪處理必不可少[9]。

本文設(shè)計(jì)中選用有限沖激響應(yīng)（FIR）濾波器對(duì)行波進(jìn)行降噪處理，常系數(shù)FIR濾波器是一種線性時(shí)不變?yōu)V波器，穩(wěn)定和線性相位是其特點(diǎn)，其也是FPGA進(jìn)行數(shù)字濾波的常用方法[10]。

設(shè)FIR濾波器的單位沖激響應(yīng)為h（n），0≤n≤N-1。其系統(tǒng)函數(shù)為：

差分方程形式為：

線性相位FIR濾波器的時(shí)域約束條件為單位脈沖響應(yīng)為實(shí)數(shù)，且具有偶對(duì)稱或奇對(duì)稱性，即：

濾波器的設(shè)計(jì)借助MATLAB軟件輔助完成，濾波器指標(biāo)如下：

●低通濾波器；

●通帶截至頻率fp=2.5MHz，阻帶截止頻率fs= 3.5MHz；

●阻帶最小衰減αs=20dB；

●濾波器階數(shù)要小，便于硬件實(shí)現(xiàn)。

根據(jù)濾波器指標(biāo)，選用最常用的窗函數(shù)法進(jìn)行濾波器設(shè)計(jì)，由于濾波器對(duì)阻帶最小衰減要求不高，且要求階數(shù)要小，選用矩形窗較為合適。最終得到47階濾波器，圖8給出了所設(shè)計(jì)的FIR濾波器的單位沖激響應(yīng)h（n）和幅頻特性曲線。

圖8　濾波器h（n）和幅頻特性

FIR濾波器的硬件實(shí)現(xiàn)采用并行流水線結(jié)構(gòu)[11]，該結(jié)構(gòu)如圖9所示。該結(jié)構(gòu)利用濾波器系數(shù)的對(duì)稱性，先將相同系數(shù)的輸入值進(jìn)行相加運(yùn)算，再同系數(shù)進(jìn)行乘法運(yùn)算，最后累加輸出，這樣可以節(jié)省邏輯資源[12]。FPGA采樣頻率為可調(diào)的，并行流水線結(jié)構(gòu)濾波器一個(gè)時(shí)鐘周期完成一次濾波，適合數(shù)據(jù)流動(dòng)速度變化的情況。

圖9　濾波器并行流水線結(jié)構(gòu)

FIR數(shù)字濾波器主要由輸入延時(shí)模塊、預(yù)相加模塊、乘法器模塊和累加輸出模塊組成，輸入時(shí)鐘為D_CLK。輸入延時(shí)模塊主要功能是對(duì)濾波器所需要的歷史數(shù)據(jù)進(jìn)行儲(chǔ)備，在結(jié)構(gòu)上可以看作是一個(gè)由47個(gè)16位寄存器串聯(lián)在一起的存儲(chǔ)結(jié)構(gòu)，47為所設(shè)計(jì)的濾波器階數(shù)。在每個(gè)D_CLK周期內(nèi)輸入一個(gè)新數(shù)據(jù)，原數(shù)據(jù)集體向后移一個(gè)存儲(chǔ)單元，最后一個(gè)數(shù)據(jù)溢出。預(yù)相加模塊主要功能是根據(jù)對(duì)稱性將對(duì)應(yīng)相同系數(shù)的歷史數(shù)據(jù)進(jìn)行相加運(yùn)算，每個(gè)相加結(jié)果放入一個(gè)17位寄存器，為下一步的乘法運(yùn)算提供數(shù)據(jù)支持。乘法器模塊主要實(shí)現(xiàn)數(shù)據(jù)與系數(shù)的乘法運(yùn)算。濾波器系數(shù)h（n）需要進(jìn)行量化處理，量化過程就是將小數(shù)轉(zhuǎn)換為有限位的硬件識(shí)別的二進(jìn)制整數(shù)。將每個(gè)系數(shù)都乘以212，對(duì)結(jié)果四舍五入，得到與原始數(shù)據(jù)誤差最小的整數(shù)。累加輸出模塊是將乘法結(jié)果進(jìn)行累加，累加過程可增加流水線，累加數(shù)據(jù)有24個(gè)，將它們分為4組，對(duì)每組數(shù)據(jù)累加得到結(jié)果放入寄存器，再將4組結(jié)果累加輸出，最終得到濾波結(jié)果。濾波后的數(shù)據(jù)存入雙口RAM中，RAM中數(shù)據(jù)可由DSP芯片讀取進(jìn)行故障定位分析。

3　結(jié)果測(cè)試

利用ModelSim軟件驗(yàn)證A/D控制模塊的工作情況，圖10給出了各采樣頻率下CNV、CLK、D_CLK信號(hào)的仿真結(jié)果，結(jié)果符合AD7626采樣時(shí)序要求。

圖10　各采樣頻率時(shí)序仿真

借助示波器對(duì)FPGA差分輸出的CNV±、CLK±和D±信號(hào)進(jìn)行實(shí)時(shí)監(jiān)測(cè)，驗(yàn)證AD芯片工作情況，示波器為Tektronix公司的DPO4104B型號(hào)，其具有高速差分探頭，可直接對(duì)LVDS信號(hào)進(jìn)行實(shí)時(shí)監(jiān)測(cè)。FPGA輸出10MHz采樣頻率下CNV±和CLK±信號(hào)，示波器顯示結(jié)果如圖11所示，對(duì)比仿真結(jié)果，輸出波形正確。

圖11 CNV±和CLK±示波器監(jiān)測(cè)圖

圖12為電路板在未接入任何輸入情況下D±和CLK±信號(hào)示波器監(jiān)測(cè)結(jié)果，觀察發(fā)現(xiàn)D±信號(hào)輸出比CLK±延遲大約3ns左右，D±的兩組輸出為“2FF8A”即“10_1111_1111_1000_1010”和“2FF87”即“10_1111_ 1111_1000_0111”，換算成電壓約為-15mV，結(jié)果相對(duì)合理。

圖12　 D±和CLK±示波器監(jiān)測(cè)圖

外圍電路產(chǎn)生矩形脈沖作為行波信號(hào)接入采樣系統(tǒng)，F(xiàn)PGA控制AD7626進(jìn)行采樣并存入RAM，DSP讀取數(shù)據(jù)傳入計(jì)算機(jī)。利用MATLAB將數(shù)據(jù)恢復(fù)成波形，如圖13所示，上圖為FPGA未進(jìn)行濾波處理的波形，下圖為FPGA濾波處理后的波形?？梢钥闯?，采樣結(jié)果準(zhǔn)確，經(jīng)過濾波后，效果更佳理想，系統(tǒng)達(dá)到了預(yù)期要求。

4　結(jié)語(yǔ)

本文針對(duì)配電網(wǎng)中行波特點(diǎn)，利用FPGA和AD7626芯片設(shè)計(jì)了行波采樣系統(tǒng)。該系統(tǒng)可實(shí)現(xiàn)變頻采樣，最高采樣頻率可達(dá)10MHz，并根據(jù)行波噪聲特點(diǎn)，設(shè)計(jì)了FIR數(shù)字濾波器，濾波器通過FPGA硬件實(shí)現(xiàn)，保證了行波數(shù)據(jù)的完整性和有效性。測(cè)試過程中，模擬行波信號(hào)輸入到采樣系統(tǒng)，數(shù)據(jù)經(jīng)MATLAB還原為波形，證實(shí)了采樣精確，降噪后效果理想，系統(tǒng)工作穩(wěn)定性強(qiáng)，采樣誤差小，具有工程實(shí)用性，可成為故障定位裝置的重要組成部分。

圖13　波形恢復(fù)及降噪前后對(duì)比圖

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Traveling Wave Sampling;FPGA;FIR;Denoising

Design of Distribution Network Fault Traveling Wave Sampling and Denoising Based on FPGA

SHI Hong-hua,ZHONG Jun
（School of Electrical Engineering and Information，Sichuan University，Chengdu 610065）

Traveling wave signal effective extraction is the precondition of analyzing distribution network grounding fault,in view of the distribution circuit ground fault,traveling wave signals have the characteristics of high bandwidth and strong background noise,designs traveling wave sampling and denoising processing system which used FPGA as main control chip.According to the characteristics that traveling wave’s voltage changes big,proposes dual acquisition traveling wave solution,FPGA controlled the AD7626 sampling by using Verilog HDL programming,and through the FIR digital filter to complete the traveling waves denoising processing,stores the sample data into RAM for DSP to read.Through simulation and actual test,it shows that the acquisition system works stable,collects data accurately,and has good effect after denoising processing,it has the engineering application value.

1007-1423（2015）14-0074-07

10.3969/j.issn.1007-1423.2015.14.018

史洪華（1989-），男，河北唐山人，碩士研究生，研究方向?yàn)榍度胧健o線傳感器網(wǎng)絡(luò)

鐘?。?972-），男，重慶人，博士，副教授，研究方向?yàn)樾盘?hào)與信息處理、嵌入式

2015-03-26

2015-04-30