多晶硅柵對LDMOS-SCR器件ESD防護性能的影響

黃 龍，梁海蓮，顧曉峰，董樹榮，畢秀文，魏志芬

（1.江南大學 輕工過程先進控制教育部重點實驗室，江蘇 無錫214122；2.浙江大學 微電子與光電子研究所，浙江 杭州310027；3.西安西電電力系統(tǒng)有限公司，陜西 西安710077）

隨著功率集成技術在汽車電子、電源管理及各種高壓驅(qū)動電路中的廣泛應用，高壓集成電路產(chǎn)品日益便攜化和小型化，而它們的靜電放電（electrostatic discharge，ESD）防護已成為影響產(chǎn)品可靠性的主要難題之一［1～2］.瞬態(tài)高壓ESD 脈沖產(chǎn)生的高電場與大電流易導致防護器件發(fā)熱、金屬連線燒毀、硅片融化，甚至被保護電路局部擊穿［3-4］，因此，高壓ESD 防護器件需具備較強的ESD 魯棒性和耐壓能力.橫向擴散金屬氧化物半導體（laterally diffusion metal-oxide-semiconductor，LDMOS）作為高壓大功率器件，常用作片外功率集成電路中的輸出管，也可用作ESD 的自防護器件，但需消耗較大的硅片面積.不少研究者提出了內(nèi)嵌可控硅（silicon controlled rectifier，SCR）的LDMOS（laterally diffusion metal-oxide-semiconductor devices with embedded SCR，LDMOS-SCR）或SCR 的 疊 層 技術［5-7］，用于片上功率集成電路的ESD 防護，可以明顯改善防護器件的耐壓能力和魯棒性.對于上述疊層技術中的2種ESD 防護器件，目前的研究大多側重于如何提高維持電壓和ESD 魯棒性；而針對LDMOS-SCR與SCR 器件結構之間的差異，研究多晶硅柵對LDMOS-SCR 器件ESD 防護性能影響的報道尚不多.

鑒此，本文在0.35μm Bipolar-CMOS-DMOS（BCD）工藝下制備了面積相同的LDMOS-SCR 與SCR 2種器件，利用傳輸線脈沖（transmission line pulse，TLP）測試與Sentaurus器件仿真技術，分析并比較了兩者的ESD 防護性能及內(nèi)部工作機制，證明了多晶硅柵在降低觸發(fā)電壓、增強ESD 魯棒性方面具有明顯效果.

1 器件結構

制備的SCR 和LDMOS-SCR 器件的結構剖面如圖1（a）、（b）所示.除多晶硅柵的特征結構差異外，兩者的版圖層次與關鍵尺寸相同.在ESD 應力作用下，SCR 的等效電路如圖1（c）所示，其中R1、R2分別為N 阱與P 阱區(qū)域的等效電阻.ESD 電壓脈沖使高壓N 阱和P 阱形成的反向PN 結雪崩擊穿，當雪崩倍增產(chǎn)生的載流子流經(jīng)R2產(chǎn)生的壓降達到0.7V 時，寄生的NPN 管開啟；接著，在寄生NPN 和PNP構成的正反饋網(wǎng)絡作用下，R1上的壓降迅速升至0.7V，使PNP開啟，形成的ESD 電流泄放路徑如圖1（c）中標示的Path所示.

當ESD 應力作用于LDMOS-SCR 時，其工作原理與SCR 相似，區(qū)別在于LDMOS-SCR 的多晶硅柵與陰極相連，柵偏置電壓為0，此時器件在靜態(tài)工作時處于關斷狀態(tài).在ESD 應力作用下LDMOSSCR等效電路如圖1（d）所示.LDMOS-SCR開啟后的ESD 電流仍主要通過寄生SCR 泄放，泄放路徑如圖1（d）中標示的Path所示.為考察多晶硅柵對LDMOS-SCR器件ESD 防護性能的影響，下面結合TLP測試和Sentaurus仿真結果分析在ESD 脈沖作用下，SCR 和LDMOS-SCR 臨界開啟的觸發(fā)機制、開啟后ESD 魯棒性及其物理機制的變化.

圖1 SCR 和LDMOS-SCR器件的結構剖面及等效電路Fig.1 Cross sections and equivalent circuits of SCR and LDMOS-SCR devices

2 結果與討論

2.1 TLP測試

利用Barth 4002 型TLP 測 試 系 統(tǒng) 對 制 備 的SCR 和LDMOS-SCR 器 件 進 行 測 試.ESD 脈 沖 測試信號的上升時間為10ns，寬度為100ns，步長為1V.每施加一次TLP測試脈沖，同時對器件進行漏電流測試，即在器件兩端加一高于工作電壓10%的直流電壓（本工作中為30V），測試器件的漏電流.2種器件的測試結果如圖2所示，其中實心符號代表電流-電壓（I-V）特性，空心符號代表對應的漏電流（IL）.可以發(fā)現(xiàn)，隨著器件兩端ESD 脈沖電壓逐步增大，2種器件依次從未觸發(fā)開啟狀態(tài)（從A 點到B點）進入到回滯狀態(tài)（從B 點到C 點）及維持狀態(tài)（從C 點到D 點）；對應的漏電流則從開始時維持在10-11A 量級躍增至10-3A 量級，發(fā)生了二次擊穿，即ESD 保護器件失效.

圖2 SCR 和LDMOS-SCR器件的TLP測試I-V 曲線Fig.2 TLP I-Vcurves of SCR and LDMOS-SCR devices

2.2 多晶硅柵對觸發(fā)電壓的影響

在ESD 保護開啟之前（對應圖2 的A 點到B點），SCR 器件中的反偏PN 結在ESD 脈沖電壓作用下發(fā)生雪崩擊穿，當少子漂移電流和雪崩倍增產(chǎn)生的載流子電流在電阻上造成的壓降達到0.7 V前，反向漏電流形成的電流路徑如圖1（c）中的Path1所示.然而，對于LDMOS-SCR 器件，在ESD保護開啟之前，反向漏電流除具有一條與SCR 開啟前相似的路徑Path1之外，還因存在多晶硅柵及其覆蓋的柵氧，在動態(tài)ESD 脈沖作用下易產(chǎn)生界面態(tài)陷阱，將導致柵壓漂移，從而形成第2條弱反型溝道的觸發(fā)電流路徑Path2，如圖1（d）所示.

為分析器件開啟前內(nèi)部電流的形成過程，利用TCAD 工具軟件Sentaurus 分別對SCR 和LDMOS-SCR 施加不同強度的ESD 電流脈沖，進行電學特性仿真.在器件陽極施加ESD 電流脈沖，可保證器件的物理模型具有良好的電學收斂性，同時又能較真實地模擬器件在ESD 應力下的電學特性.

在SCR 上施加低強度ESD 電流脈沖（10-7A）時，其內(nèi)部電子電流密度（J）分布如圖3（a）所示，虛線框內(nèi)的空間耗盡層中沒有電流.相同強度的ESD電流脈沖作用于LDMOS-SCR，當作用10ns后，柵壓變?yōu)?.203V，形成弱反型導電溝道，器件內(nèi)部的電子電流密度分布如圖3（b）所示.可以看出，空間耗盡層中已有較小的電流，表明圖1（d）中的電流路徑Path2比Path1先開啟.

圖3 低強度ESD電流脈沖下SCR 和LDMOS-SCR中的電子電流密度分布Fig.3 Electron current density distributions in SCR and LDMOS-SCR under low-level ESD current pulse

當施加的ESD 電流脈沖增至中等強度（10-5A）時，SCR 和LDMOS-SCR 內(nèi)的電子電流密度分布如圖4所示.由圖4（a）可知，SCR 的空間耗盡層中已有電流分布，表明路徑Path1 開啟，SCR 器件被觸發(fā).對比圖4（a）和（b）可知，LDMOS-SCR 器件內(nèi)部Path1和Path2 2 條路徑均開啟，所以電流比SCR 器件大.

圖4 中等強度ESD電流脈沖下SCR 和LDMOS-SCR中的電子電流密度分布Fig.4 Electron current density distributions in SCR and LDMOS-SCR under medium-level ESD current pulse

當施加的ESD 電流脈沖繼續(xù)增大至較高強度（10-4A）時，SCR 和LDMOS-SCR內(nèi)的電子電流密度分布如圖5 所示.此時，電流分布在整個器件內(nèi)部，表明2種器件內(nèi)部的寄生SCR 開啟，電流主要通過圖1（c）、（d）中的路徑Path泄放.

比較SCR 與LDMOS-SCR 內(nèi)部的電流密度分布和電流泄放路徑可知，LDMOS-SCR 更易觸發(fā).上述分析與TLP測試結果是一致的.由圖2可知，LDMOS-SCR 的觸發(fā)電壓僅為34 V，比SCR 下降了約12.5%，表明多晶硅柵可有效降低觸發(fā)電壓.

圖5 高強度ESD電流脈沖下SCR 和LDMOS-SCR中的電子電流密度分布Fig.5 Electron current density distributions in SCR and LDMOS-SCR under high-level ESD current pulse

2.3 多晶硅柵對ESD魯棒性的影響

ESD 魯棒性受防護器件內(nèi)部的電流分布影響較大.與ESD 表面電流泄放方式相比，ESD 體電流泄放方式的失效電流較大，ESD 魯棒性強［8-9］.為比較2 種器件的ESD 魯棒性，分別在SCR 和LDMOS-SCR 的陽極施加相同的ESD 電流脈沖，使它們均進入回滯導通狀態(tài)（對應圖2的B 點到C 點），ESD 電流從陽極流入陰極.為形象地表示器件內(nèi)部電流的分布狀態(tài)，在陽極的鋁金屬與N 型硅接觸面的水平線段上，等間距地顯示由Sentaurus仿真得到的5條電流分布線，如圖6所示.由圖6（a）可發(fā)現(xiàn)，SCR 中電流線主要集中分布在器件表面區(qū)域，形成ESD 表面泄放電流，而分布于表面的電流易造成局部過熱，產(chǎn)生電流浪涌效應，引起器件過早失效.圖6（b）則表明，LDMOS-SCR 中的電流線分布更趨于器件體內(nèi)，這是因為多晶硅柵及其覆蓋的柵氧減弱了LDMOS-SCR 器件橫向電場的表面集中分布情況，促使電場趨于縱向分布，從而形成ESD體泄放電流，因此能更好地抑制電流浪涌效應，提高器件的ESD 魯棒性.

圖6 SCR 和LDMOS-SCR中的電流線分布Fig.6 Current line distributions in SCR and LDMOS-SCR

在SCR 和LDMOS-SCR的陽極分別施加相同的高強度ESD 電流脈沖時，兩者晶格溫度（T）分布的仿真結果如圖7 所示.可以看出，SCR 的表面附近存在一個高溫熱點，最高溫度可達1 000K 左右；而LDMOS-SCR 的溫度分布相對比較均勻，最高溫度僅約450 K.與LDMOS-SCR 相比，SCR 表面高溫熱點的形成一方面是由于SCR 在深度回滯后的大電流作用下，電流線主要集中分布在SCR 表面，易造成金屬連線融化；另一方面，如圖8所示，SCR中電場集中分布在器件表面由P 阱和高壓N 阱形成的PN 結附近，最大可達1.3×106V／cm，成為PN 結反向擊穿最脆弱的部分，故晶格溫度最高.然而，對于LDMOS-SCR，因其多晶硅柵能抑制電場趨于表面分布，所以該器件體內(nèi)晶格溫度較低.可見，LDMOS-SCR 中的多晶硅柵具有減緩晶格溫度快速上升的作用，進一步證明了多晶硅柵有助于提高器件的ESD 魯棒性.

圖7 SCR 和LDMOS-SCR中的晶格溫度分布Fig.7 Lattice temperature distributions in SCR and LDMOS-SCR

圖8 SCR 和LDMOS-SCR中Y＝9μm 處的電場分布Fig.8 Electric field distributions in SCR and LDMOSSCR at Y＝9μm

實驗上常用TLP 測試得到的失效電流大小來衡量ESD 魯棒性的強弱.由圖2給出的樣品電流與漏電流的關系可看出，當SCR 的樣品電流為4.05 A 時，其漏電流突然躍增到毫安量級，因此SCR 的失效電流為4.05A.對于LDMOS-SCR，其失效電流為5.14A，比SCR 提高了約27.0%，驗證了具有多晶硅柵的器件ESD 魯棒性更強.

3 結 語

基于BCD 工藝 制 備 了SCR 和LDMOS-SCR 2種器件，利用TLP 測試研究了它們的ESD 防護特性.結果表明，具有多晶硅柵的LDMOS-SCR 觸發(fā)電壓低，失效電流高，ESD 魯棒性強.利用器件仿真比較了SCR 和LDMOS-SCR 內(nèi)部電流密度分布、電流泄放路徑和泄放方式、晶格溫度分布的差異，闡釋了多晶硅柵改善ESD 防護性能的物理機理，為高壓ESD 防護器件設計版圖層次的選擇提供了有益的參考.

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