基于三模冗余加固的ASIC設(shè)計(jì)與實(shí)現(xiàn)

夏 輝，唐 威，黃媛媛，趙 亮

（西安微電子技術(shù)研究所，西安710065）

·大規(guī)模集成電路設(shè)計(jì)、制造與應(yīng)用·

基于三模冗余加固的ASIC設(shè)計(jì)與實(shí)現(xiàn)

夏 輝，唐 威，黃媛媛，趙 亮

（西安微電子技術(shù)研究所，西安710065）

集成電路處于太空環(huán)境下，可能會(huì)受到單粒子效應(yīng)的影響。針對(duì)單粒子翻轉(zhuǎn)的影響提出了一種三模時(shí)空冗余架構(gòu)的設(shè)計(jì)和實(shí)現(xiàn)方法，通過了功能仿真并對(duì)抗輻照實(shí)驗(yàn)進(jìn)行了驗(yàn)證。仿真和實(shí)驗(yàn)結(jié)果表明，這種架構(gòu)相對(duì)于全電路三模冗余架構(gòu)面積開銷較小卻滿足了抗輻照性能的要求。

單粒子翻轉(zhuǎn)；三模冗余；時(shí)鐘樹綜合；輻射加固；專用集成電路；功能后仿真

1 引 言

隨著科技的進(jìn)步，人們對(duì)于太空的探索越來越深入頻繁，對(duì)于宇航用集成電路的要求越來越高。專用集成電路在太空能否正常工作成為人們關(guān)注的焦點(diǎn)，抗輻照指標(biāo)成為衡量專用集成電路性能的重要指標(biāo)。太空輻照環(huán)境下，高能單粒子會(huì)入射到集成電路芯片的內(nèi)部，并在入射路徑上發(fā)生電離，產(chǎn)生電子空穴對(duì)，電路的節(jié)點(diǎn)會(huì)吸收電子或空穴改變?cè)械碾娖剑斐纱鎯?chǔ)電路或者時(shí)序電路功能異常甚至失效，這種效應(yīng)稱為單粒子翻轉(zhuǎn)（SEU，Single EventUpset）［1］。據(jù)美國NGDC（national geophysical data center）統(tǒng)計(jì)，在美國1971年至1982年間發(fā)射的39顆地球同步衛(wèi)星中，發(fā)生了1589次故障，其中由各種空間輻射效應(yīng)引起的故障多達(dá)1129次，占故障總數(shù)的71%，而在輻射引起的故障中，單粒子翻轉(zhuǎn)造成的故障多達(dá)621次，占故障總數(shù)的39.08%［2］。法國地球資源衛(wèi)星SPOT－1星上計(jì)算機(jī)存儲(chǔ)器在軌道工作的前30年期間發(fā)生了100多次單粒子翻轉(zhuǎn)事件，平均每年3～5次，通常每次SEU影響衛(wèi)星工作1～3天。我國發(fā)射的航天器也有類似的故障發(fā)生［3］。

為滿足航天技術(shù)對(duì)集成電路的需求，基于單粒子翻轉(zhuǎn)的抗輻照加固技術(shù)愈發(fā)受到人們的關(guān)注。三模冗余是一種對(duì)單粒子翻轉(zhuǎn)有效的容錯(cuò)技術(shù)，有效屏蔽了單粒子對(duì)電路的攻擊，保證整個(gè)電路功能的正確性［4－5］。文獻(xiàn)［6］中使用全電路的三模冗余架構(gòu)完成電路的抗輻照加固，但是面積開銷太大，經(jīng)過加固之后的電路邏輯面積增大到4～5倍。文獻(xiàn)［7］通過設(shè)計(jì)抗輻照雙互鎖存儲(chǔ)單元來實(shí)現(xiàn)抗輻照加固，雖然具有很好的抗輻照性能，但是設(shè)計(jì)抗輻照標(biāo)準(zhǔn)單元會(huì)明顯延長設(shè)計(jì)周期。文中介紹一種基于時(shí)空冗余的三模加固方案，具有研發(fā)周期短，面積開銷小等優(yōu)點(diǎn)。

2 三模時(shí)空冗余

集成電路的三模冗余設(shè)計(jì)在架構(gòu)上分為空間冗余和時(shí)間冗余?？臻g冗余設(shè)計(jì)是將要加固的模塊復(fù)制成三份，三個(gè)模塊執(zhí)行相同的功能，通過增加電路規(guī)模來提高抗輻照性能；時(shí)間冗余設(shè)計(jì)是三路時(shí)鐘之間存在一定的延遲，將三路時(shí)鐘錯(cuò)開，通過避免時(shí)鐘跳變邊沿附近的毛刺影響來提高電路抗輻照性能。

以一款宇航用ASIC為例介紹基于時(shí)空冗余的三模加固設(shè)計(jì)實(shí)現(xiàn)，該電路用于星載遙感遙測(cè)，設(shè)計(jì)采用SOI工藝，規(guī)模達(dá)20多萬門，126個(gè)功能I/O，采用半定制標(biāo)準(zhǔn)單元正向設(shè)計(jì)。

2.1 空間冗余設(shè)計(jì)

考慮到全電路三模加固帶來功耗和面積開銷太大，電路設(shè)計(jì)是功耗、面積和性能三者之間的折衷。組合邏輯中不存在反饋信號(hào)，即便有節(jié)點(diǎn)發(fā)生單粒子翻轉(zhuǎn)，當(dāng)翻轉(zhuǎn)結(jié)束后組合電路也會(huì)恢復(fù)到原來的電位，而且實(shí)驗(yàn)證明由單粒子翻轉(zhuǎn)產(chǎn)生的毛刺寬度一般不會(huì)超過1ns［8］?？蓽y(cè)性設(shè)計(jì)添加的寄存器只在測(cè)試時(shí)用到，電路處于太空輻射環(huán)境下工作于功能模式時(shí)，可測(cè)性設(shè)計(jì)添加的寄存器抗輻照性能不會(huì)對(duì)整體電路的抗輻照性能造成影響，所以設(shè)計(jì)采用的加固方案不同于全電路三模冗余加固，只針對(duì)需加固模塊的寄存器進(jìn)行三模加固，組合邏輯以及由可測(cè)性設(shè)計(jì)引入的寄存器不做三模加固處理，三?？臻g冗余架構(gòu)如圖1所示。

圖1 電路的三模冗余架構(gòu)

設(shè)計(jì)采用的空間冗余加固過程是為需要加固模塊中的寄存器額外生成兩個(gè)冗余寄存器并加上表決邏輯，在RTL代碼中實(shí)現(xiàn)比較困難，所以要對(duì)邏輯綜合之后的網(wǎng)表進(jìn)行修改。把寄存器改為用門級(jí)描述編寫的三模冗余寄存器模塊。此外由于有三路時(shí)鐘信號(hào)，要引入時(shí)鐘生成模塊（CGU，Clock Generation Unit）產(chǎn)生三路時(shí)鐘，這樣修改后的網(wǎng)表就不是完全映射后的網(wǎng)表，要對(duì)網(wǎng)表進(jìn)行再綜合，將三模冗余模塊和CGU模塊映射到綜合庫中的標(biāo)準(zhǔn)單元，得到三模冗余加固之后的網(wǎng)表文件。

2.2 時(shí)間冗余設(shè)計(jì)

采用的三模冗余空間設(shè)計(jì)區(qū)別于全電路冗余設(shè)計(jì)，可以解決單個(gè)寄存器的單粒子翻轉(zhuǎn)，但是存在單粒子瞬態(tài)位于時(shí)鐘沿附近跳變的問題，這就需要引入時(shí)間冗余設(shè)計(jì)來彌補(bǔ)這個(gè)問題。設(shè)計(jì)基于時(shí)間冗余的加固方案是將時(shí)鐘生成模塊CGU產(chǎn)生的三路時(shí)鐘之間產(chǎn)生一個(gè)時(shí)間延遲，值的大小決定了電路的抗輻照性能，值越大，可糾錯(cuò)的毛刺寬度就越大，電路的抗輻照性能就越高。單粒子翻轉(zhuǎn)產(chǎn)生的毛刺一般不超過1ns，因此將值設(shè)置為1.2ns。

圖2 電路CGU結(jié)構(gòu)圖

三路時(shí)鐘之間的延遲使得在時(shí)鐘樹綜合階段的流程發(fā)生變化。如圖2所示，全電路三模加固功能模式下的SDC約束文件對(duì)于CGU輸入時(shí)鐘in＿clk的定義為create clock。在D、E、F三個(gè)節(jié)點(diǎn)定義經(jīng)過延遲、分頻產(chǎn)生的三模冗余時(shí)鐘clk1、clk2、clk3為create generated clock，clk1、clk2、clk3為同一個(gè)輸入時(shí)鐘生成的三個(gè)create generated clock。在時(shí)鐘樹綜合時(shí)，綜合工具會(huì)在三路時(shí)鐘上插入緩沖器（buffer），從輸入時(shí)鐘到達(dá)A、B、C三個(gè)節(jié)點(diǎn)的延遲近乎相等，無法實(shí)現(xiàn)基于時(shí)間冗余的容錯(cuò)設(shè)計(jì)。

為解決以上問題帶來的設(shè)計(jì)實(shí)現(xiàn)難度，設(shè)計(jì)采用兩個(gè)功能SDC約束文件。其中之一采用上文提到的時(shí)鐘定義，用于布局布線以及時(shí)序修復(fù)；另一個(gè)約束文件專門用于時(shí)鐘樹綜合。具體做法就是在輸入端和A、B、C三個(gè)節(jié)點(diǎn)分別定義時(shí)鐘為create clock，在D、E、F定義時(shí)鐘為create generated clock，這樣三路時(shí)鐘的源分別為A、B、C，在進(jìn)行時(shí)鐘樹綜合時(shí)，工具會(huì)從A、B、C三個(gè)節(jié)點(diǎn)開始生成時(shí)鐘樹，從而實(shí)現(xiàn)基于時(shí)間冗余的容錯(cuò)設(shè)計(jì)。

3 三模設(shè)計(jì)實(shí)現(xiàn)

數(shù)字集成電路按照層次化抽象，一般包括輸入輸出PAD，組合邏輯，時(shí)序邏輯。為了提高電路的抗輻照性能，采用三模冗余架構(gòu)，希望由單粒子翻轉(zhuǎn)引起的錯(cuò)誤不會(huì)逐級(jí)傳遞。

實(shí)現(xiàn)電路的三模冗余架構(gòu)流程如圖3所示，首先要對(duì)電路進(jìn)行邏輯綜合，得到電路網(wǎng)表；使用Formality工具驗(yàn)證網(wǎng)表和RTL代碼的一致性；一致性驗(yàn)證通過后開始對(duì)網(wǎng)表進(jìn)行三模處理。對(duì)需要加固的功能模塊進(jìn)行空間冗余的處理，將加固模塊的寄存器擴(kuò)展為三倍并加入表決器；對(duì)CGU進(jìn)行時(shí)間冗余的處理，CGU生成三個(gè)互有延遲的時(shí)鐘信號(hào)，延遲關(guān)系約為clk1＋2Δt＝clk2＋Δt＝clk3。得到三模加固的網(wǎng)表后再次進(jìn)行邏輯綜合，通過比較加固模塊的寄存器數(shù)量、延遲關(guān)系驗(yàn)證時(shí)空冗余架構(gòu)是否完整。驗(yàn)證通過后使用IC Compiler對(duì)網(wǎng)表進(jìn)行物理綜合，得到電路版圖，然后對(duì)版圖網(wǎng)表進(jìn)行靜態(tài)時(shí)序分析以滿足電路建立時(shí)間和保持時(shí)間的要求，再對(duì)網(wǎng)表進(jìn)行形式驗(yàn)證，DRC/LVS驗(yàn)證等。驗(yàn)證通過后對(duì)帶有時(shí)序信息的網(wǎng)表進(jìn)行后仿真，并對(duì)電路節(jié)點(diǎn)進(jìn)行注錯(cuò)分析，最后得到用于流片的版圖數(shù)據(jù)。

圖3 基于三模冗余的設(shè)計(jì)實(shí)現(xiàn)流程圖

從后仿真故障注錯(cuò)圖4（a）可以看到，當(dāng)關(guān)閉一路時(shí)鐘clk1時(shí)，即第一路時(shí)鐘所在路徑發(fā)生故障，該路寄存器無法正常采樣，其他兩路寄存器輸出結(jié)果仍正確，經(jīng)過裁決后的輸出正確，空間冗余設(shè)計(jì)的正確性得到驗(yàn)證。如圖4（b）所示，由單粒子翻轉(zhuǎn)產(chǎn)生的毛刺位于組合邏輯中且發(fā)生在時(shí)鐘邊沿時(shí)，由于時(shí)間冗余的三模設(shè)計(jì)，該跳變只會(huì)改變其中一路寄存器的值，其他兩路寄存器輸出不變，經(jīng)過裁決后的輸出正確，時(shí)間冗余設(shè)計(jì)的正確性得到驗(yàn)證。

4 實(shí)驗(yàn)結(jié)果及分析

文中所設(shè)計(jì)的是對(duì)單粒子翻轉(zhuǎn)容錯(cuò)的電路，最終電路版圖如圖5所示。

流片后實(shí)驗(yàn)結(jié)果滿足航天器件的抗輻照指標(biāo)要求：

圖4 后仿真故障注錯(cuò)圖

圖5 電路版圖

實(shí)現(xiàn)的電路基于時(shí)空冗余的三模架構(gòu)和全電路三模架構(gòu)的性能及指標(biāo)影響，如表1所示。

表1 電路性能指標(biāo)的比較

表1中門數(shù)和關(guān)鍵路徑的延遲是通過EDA軟件IC Compiler分析出來的結(jié)果。通過比較結(jié)果，可發(fā)現(xiàn)從電路規(guī)模方面看，時(shí)空冗余三模加固架構(gòu)的電路規(guī)模明顯小于全電路加固電路的規(guī)模，設(shè)計(jì)門數(shù)減少57.58%。雖然關(guān)鍵路徑的延遲稍有變大，但在用戶可接受的范圍之內(nèi)。經(jīng)過流片測(cè)試驗(yàn)證后，設(shè)計(jì)采用的時(shí)空冗余架構(gòu)同全電路三模加固架構(gòu)一樣都達(dá)到了航天器件的抗輻照指標(biāo)。由此可見，同全電路三模加固架構(gòu)相比，有效減小了電路規(guī)模，同樣達(dá)到了抗輻照加固指標(biāo)。

5 結(jié)束語

首先分析了三模冗余機(jī)理，然后針對(duì)數(shù)字集成電路的設(shè)計(jì)提出了一種抗單粒子翻轉(zhuǎn)的三模冗余架構(gòu)，并將其應(yīng)用于一款星載遙感遙測(cè)ASIC的設(shè)計(jì)實(shí)現(xiàn)中，同全電路三模冗余架構(gòu)進(jìn)行了對(duì)比，該架構(gòu)滿足了航天器件的抗輻照標(biāo)準(zhǔn)，犧牲了較小的關(guān)鍵時(shí)序路徑的延遲，有效地減小了電路的規(guī)模。

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Research of Radiation Harden Based on Triple Modular Redundancy for ASIC

Xia Hui，Tang Wei，Huang Yuanyuan，Zhao Liang
（Xi’an Microelectronics Technology Institute，Xi’an 710065，China）

Integrated circuitmay be affected by the single event upset in the outer space.In this paper，a design and implementation based on triple modular time－space redundancy architecture is introduced to solve single event upset effect.The functional simulation and anti－irradiation experiment show that the architecture，with a smaller area，meets the requirements of anti－irradiation performance comparing to full triplemodular redundancy architecture.

SEU；TMR；CTS；Radiation harden；ASIC；Functional simulation

10.3969/j.issn.1002－2279.2015.05.001

TN492

A

1002－2279（2015）05－0001－03

夏輝（1989－），男，山東省威海市人，碩士研究生，主研方向：IC設(shè)計(jì)。

2015－03－18