基于FPGA的信號(hào)發(fā)生器設(shè)計(jì)

劉英楠，衣淑娟，宮龍江

（1.黑龍江八一農(nóng)墾大學(xué)信息技術(shù)學(xué)院，大慶 163319；2.東北石油大學(xué)黨委宣傳部）

如今，現(xiàn)代電子技術(shù)迅猛發(fā)展，電子測(cè)量工作對(duì)信號(hào)發(fā)生器的正弦信號(hào)源、脈沖信號(hào)源、函數(shù)信號(hào)源以及高頻信號(hào)源等性能方面有了更嚴(yán)格，更具體的要求。傳統(tǒng)的信號(hào)發(fā)生器具有成本高，操作不靈活等缺點(diǎn)已經(jīng)遠(yuǎn)遠(yuǎn)滿足不了現(xiàn)代電子測(cè)量的需要退出了歷史舞臺(tái)。那么，研究一款適應(yīng)現(xiàn)代電子技術(shù)的不斷發(fā)展和市場(chǎng)需求的高性能信號(hào)發(fā)生器迫在眉睫?；贔PGA 的DDS 信號(hào)發(fā)生器由于具有超高的頻率穩(wěn)定度和高精度，發(fā)展迅猛，甚至達(dá)到了質(zhì)的飛躍。目前，國內(nèi)在信號(hào)發(fā)生器的研制方面取得了可喜的成果，但是與國外相比還是存在一定的差距，現(xiàn)研究的基于FPGA 的信號(hào)發(fā)生器設(shè)計(jì)為進(jìn)一步改進(jìn)信號(hào)發(fā)生器的設(shè)計(jì)提供一些參考。

1 系統(tǒng)硬件設(shè)計(jì)

該數(shù)字信號(hào)發(fā)生器系統(tǒng)主要由輸入部分、FPGA部分、D/A 轉(zhuǎn)換部分、頻率、幅值調(diào)節(jié)和波形轉(zhuǎn)換部分組成。

圖1 數(shù)字信號(hào)發(fā)生器系統(tǒng)組成Fig.1 Component of digital signal generator system

1.1 系統(tǒng)時(shí)鐘電路

圖2 所示的是FPGA 運(yùn)行時(shí)所需的時(shí)鐘電路圖，采用50 MHZ 的有源晶振產(chǎn)生。C5 為高頻旁路電容，CLK1 為輸入時(shí)鐘信號(hào)源。

圖2 系統(tǒng)時(shí)鐘電路Fig.2 Clock circuit of system

1.2 電源電路的設(shè)計(jì)

電源是系統(tǒng)穩(wěn)定的決定性因素，如圖3 所示，該電源采用的是USB 供電模式，VEE+5V 和3.3V 的VCC 是兩個(gè)輸出部分，分別給D/A 供電和整個(gè)系統(tǒng)供電。

1.3 FPGA 部分

FPGA 芯片的內(nèi)部結(jié)構(gòu)圖如圖4 所示，從圖中可以看出典型邏輯門為50 000 門，最大可用系統(tǒng)門數(shù)為116 000 門，邏輯陣列模塊360 個(gè)，嵌入式陣列模塊10 個(gè)，RAM 總?cè)萘繛?0 480 字節(jié)，用戶可用的I/O 引腳最多為310 個(gè)。

圖3 電源電路Fig.3 Supply of power circuit

圖4 EPF10K50ETI144-2 芯片結(jié)構(gòu)圖Fig.4 Structure diagram of EPF10K50ETI144-2 chip

1.4 D/A 轉(zhuǎn)換部分

選擇D/A 轉(zhuǎn)換芯片的最主要因素是考慮字長(zhǎng)和轉(zhuǎn)換速度。采用的D/A 轉(zhuǎn)換芯片具有數(shù)字量的輸入鎖存功能，輸出的波形可以用示波器觀察。如圖5 所示。

圖5 D/A 轉(zhuǎn)換電路的原理圖Fig.5 Schematic diagram of D/A conversion circuit

1.5 濾波電路

如圖6 濾波電路所示，由于在電路運(yùn)行期間，會(huì)受到外部信號(hào)的干擾，為了防止這種外部的干擾，在D/A 轉(zhuǎn)化部分中增加了一個(gè)濾波電路，目的出了消除干擾信號(hào)以外，還可以通過D/A 轉(zhuǎn)化，轉(zhuǎn)變成平滑的正弦波、方波、三角波、鋸齒波。

2 軟件系統(tǒng)流程圖

系統(tǒng)軟件設(shè)計(jì)流程圖如圖7 所示：

圖6 濾波電路Fig.6 Circuit of filter

圖7 系統(tǒng)流程圖Fig.7 Flow chart of system

3 系統(tǒng)測(cè)試結(jié)果

根據(jù)本系統(tǒng)的設(shè)計(jì)方案，制作電路并對(duì)系統(tǒng)進(jìn)行測(cè)試。通過示波器進(jìn)行測(cè)試系統(tǒng)輸出波形的結(jié)果如圖8 所示。

4 結(jié)論

系統(tǒng)實(shí)現(xiàn)了基于FPGA 的信號(hào)發(fā)生器的設(shè)計(jì)，通過實(shí)驗(yàn)樣機(jī)的測(cè)試，其步進(jìn)值可以設(shè)置成三個(gè)檔位10 Hz、100 Hz、1 000 Hz，產(chǎn)生了范圍在1 Hz～1 MHz 之間的正弦波、方波、三角波以及鋸齒波等波形。測(cè)試證明，該系統(tǒng)除了可以產(chǎn)生上面說的四個(gè)波形以外，還可以產(chǎn)生其他波形，同時(shí)，該系統(tǒng)帶負(fù)載的能力較強(qiáng)，通用性和實(shí)用性較好。

圖8 系統(tǒng)測(cè)試輸出波形Fig.8 Output waveform of system test

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