基于R-SET結(jié)構(gòu)邏輯門(mén)電器及解發(fā)器設(shè)計(jì)及應(yīng)用分析

胡　杰（南京科遠(yuǎn)自動(dòng)化集團(tuán)股份有限公司,南京　211102）

基于R-SET結(jié)構(gòu)邏輯門(mén)電器及解發(fā)器設(shè)計(jì)及應(yīng)用分析

胡杰
（南京科遠(yuǎn)自動(dòng)化集團(tuán)股份有限公司,南京211102）

R-SET結(jié)構(gòu)是一種基于單電子晶體管的新型電路結(jié)構(gòu)，本文從該結(jié)構(gòu)的反相器作為入手點(diǎn)，對(duì)這種結(jié)構(gòu)的性能和工作原理等進(jìn)行詳細(xì)的分析，并且探討基于R-SET結(jié)構(gòu)的邏輯門(mén)電氣、解發(fā)器的設(shè)計(jì)要點(diǎn)，希望在以后的設(shè)計(jì)過(guò)程中能進(jìn)行更好的優(yōu)化。

R-SET結(jié)構(gòu)；邏輯門(mén)電器；解發(fā)器

單電子晶體管（簡(jiǎn)稱(chēng)SET）目前已成為了微電子低功率研究領(lǐng)域的全新的課題，SET其具有的互補(bǔ)性特點(diǎn)與CMOS管的電路結(jié)構(gòu)非常相似，所以學(xué)者們開(kāi)始對(duì)其進(jìn)行廣泛的研究。本文通過(guò)基于R-SET結(jié)構(gòu)對(duì)SET電路進(jìn)行設(shè)計(jì)，了解其工作原理和運(yùn)行的性能情況，為以后的用電器設(shè)計(jì)以及解發(fā)器的設(shè)計(jì)提供更多的理論依據(jù)。

1　SET的I-V特性

在單電子晶體管中若SET結(jié)構(gòu)中的源極和漏極其偏置適當(dāng)，那么其電壓能夠通過(guò)柵極進(jìn)行改變，同時(shí)能夠?qū)崿F(xiàn)周期性的阻塞和隧穿。在I/V特性曲線圖中如果電荷狀態(tài)的背景不同，那么該結(jié)構(gòu)的源極、漏極之間的電流則會(huì)體現(xiàn)出相移的特性。

2　R-SET結(jié)構(gòu)和門(mén)電路設(shè)計(jì)

2.1R-SET結(jié)構(gòu)

在R-SET結(jié)構(gòu)中其上端的SET管其D、G兩級(jí)均處于高電平，其電流為恒定值，從而有效的將輸出電阻進(jìn)行上拉操作。由圖可知上端的S極和下端的D極相連，從而形成了R-SET的結(jié)構(gòu)。

圖1中我們分別將R-SET結(jié)構(gòu)、R-SET結(jié)構(gòu)的反相器、反相器的傳輸特性曲線再加上瞬態(tài)曲線等進(jìn)行展示。圖中b所示，即R-SET的反相器結(jié)構(gòu)，其中負(fù)載管是T1，T1能夠?qū)艠O管和偏置電源進(jìn)行相連，連通之后一直處于微導(dǎo)通的狀態(tài)，導(dǎo)通的電流為恒定值因而其主要的作用就是充當(dāng)上拉電阻；工作管為T(mén)2，T2的柵極和輸出端相連，工作管的漏極和負(fù)載管的源極相連。上圖中c所體現(xiàn)的是該電路中的傳輸特性，如果輸入的電平較高，那么工作管將會(huì)保持隧穿狀態(tài)，此時(shí)工作管的電阻值在負(fù)載管內(nèi)完全可以忽略，那么輸出端的電平則為低電平；相反如果輸入端的電平較低，此時(shí)的工作管處于阻塞或者停滯狀態(tài)，此時(shí)負(fù)載管導(dǎo)通，因而輸出端的電平較高，這就完全實(shí)現(xiàn)了反相器的功能。通過(guò)對(duì)瞬態(tài)仿真結(jié)果的分析，充分的體現(xiàn)了該結(jié)構(gòu)邏輯功能的正確性，其傳輸平均延時(shí)較短，該結(jié)構(gòu)反相其的噪聲容限較大。

2.2基于R-SET結(jié)構(gòu)的邏輯門(mén)電路

若或非門(mén)電路的輸入端高電平為25mV，輸入端的低電平為0；該電路顯示出其具有電壓整形的特點(diǎn)。如果輸入的仿真波形為高電平，那么其輸出端的電平均為低電平；相反如果輸入端為低電平，那么輸出端則為高電平。和互補(bǔ)型的電路相比，其晶體管的數(shù)目明顯減少，電能的損耗和傳輸拖延時(shí)間均顯著降低，在實(shí)際的應(yīng)用過(guò)程中能夠使用此結(jié)構(gòu)完成各種組合邏輯電路。

3　R-SET結(jié)構(gòu)觸發(fā)器的設(shè)計(jì)

3.1R-SET結(jié)構(gòu)SR鎖存器

以R-SET結(jié)構(gòu)為基礎(chǔ)設(shè)計(jì)的SR鎖存器電路是兩個(gè)或非門(mén)共同組成的穩(wěn)態(tài)電路，我們將其仿真波形演示。

在仿真波演示中若使R=0且S=0時(shí)，兩個(gè)或非門(mén)沒(méi)有任何的影響，電路由于獲得了內(nèi)部的反饋信號(hào)，從而能夠保持之前的狀態(tài)；如果S=0且R=1時(shí)，其中一個(gè)或非門(mén)輸出端的電平為低電平，如果信號(hào)傳輸?shù)搅硪粋€(gè)或非門(mén)時(shí)其輸出端的電平為高電平；不管觸發(fā)器之前處于什么狀態(tài)，即如果是“0”狀態(tài)，且條件不變，那么=1，Q=0；若S=1且R=0,那么肯定會(huì)存在Q=1，=0,那么該種狀態(tài)非“0”狀態(tài)，同樣也非“1”狀態(tài)。但若S、R的輸入端和輸出端的電平均為低電平，那么觸發(fā)器的狀態(tài)依然無(wú)法進(jìn)行判斷，而在正常工作時(shí)其輸入信號(hào)必須遵守二者乘積為“0”的條件，所以基于R-SET結(jié)構(gòu)的鎖存器具備邏輯功能。

3.2R-SET結(jié)構(gòu)的D觸發(fā)器設(shè)計(jì)

D觸發(fā)器是在鎖存器的設(shè)計(jì)基礎(chǔ)上增加一個(gè)阻塞電路D觸發(fā)器，D指的是該觸發(fā)器中的輸入信號(hào)。

在對(duì)D觸發(fā)器的仿真波形演示中時(shí)鐘信號(hào)采用clk進(jìn)行表示，D是觸發(fā)信號(hào)。如果D值為1時(shí)，其時(shí)鐘信號(hào)一直上升直到上沿以前，其G4、G5的輸出信號(hào)一直保持為0；若時(shí)鐘信號(hào)一直上升超過(guò)上沿，此時(shí)G4、G5的輸出信號(hào)發(fā)生跳變，從之前維持的“0”跳轉(zhuǎn)成“1”。觸發(fā)器的輸出信號(hào)Q設(shè)置為0；其被設(shè)置為1，該電路圖便能夠?qū)觸發(fā)器的維持阻塞的功能精確的反映出來(lái)。

D觸發(fā)器在性能上和互補(bǔ)性SET結(jié)構(gòu)相比R-SET結(jié)構(gòu)的功耗更小、噪聲容限更大，延時(shí)更短電壓增益情況表現(xiàn)均存在優(yōu)勢(shì)，因此其以后的市場(chǎng)將會(huì)更加的廣闊。

4　結(jié)束語(yǔ)

本文所介紹的R-SET結(jié)構(gòu)在單電子晶體管的邏輯電路設(shè)計(jì)電路中應(yīng)用十分廣泛，其設(shè)計(jì)的基礎(chǔ)為SET結(jié)構(gòu)的反相理論。我們通過(guò)對(duì)其結(jié)構(gòu)的性能和工作原理等進(jìn)行分析，結(jié)果得出相比于互補(bǔ)性的SET邏輯電路設(shè)計(jì)，基于R-SET結(jié)構(gòu)的電氣和解發(fā)器其在性能上和功能上都具有非常明顯的優(yōu)勢(shì)，隨著人們的研究的不斷深入，相信在不久的未來(lái)R-SET結(jié)構(gòu)將會(huì)徹底取代MOS器件。

[1]魏齊良.基于單電子晶體管結(jié)構(gòu)電路設(shè)計(jì)和三值電路設(shè)計(jì)[J].浙江大學(xué),2013(02).

[2]章專(zhuān),魏齊良,申屠粟民.基于R-SET結(jié)構(gòu)的邏輯門(mén)電路和觸發(fā)器設(shè)計(jì) [J].浙江大學(xué)學(xué)報(bào)（理學(xué)版）,2013(3).