一種高性能帶隙基準電壓源設計

楊霄壘，張沁楓，蔣穎丹

（中國電子科技集團公司第58研究所，江蘇 無錫，214035）

1 引言

電壓基準是模擬電路設計中不可缺少的一個單元模塊，它為系統(tǒng)提供直流參考電壓，對電路性能有顯著的影響。各個電流源單元的電流均由基準電流源鏡像產(chǎn)生，而基準電流又由基準電壓產(chǎn)生。在DAC中，基準電壓的精度控制了輸出電壓和電流的精度?；鶞孰妷翰捎脦痘鶞蕦崿F(xiàn)，其溫度系數(shù)小，受電源電壓波動和工藝參數(shù)變化影響也很小。高精度的基準電壓源設計是數(shù)?；旌霞呻娐吩O計中的關鍵技術之一，隨著微電子技術和通信技術的不斷發(fā)展，對基準電壓源的要求也越來越高。

由于帶隙基準電壓源能夠實現(xiàn)高電源抑制比（PSRR）和低溫度系數(shù)，因此這種電路結構是目前各種基準電壓源電路中性能最佳的電路形式。傳統(tǒng)的電壓基準源電路[1～4]提出了幾種具有溫度補償?shù)膸峨妷夯鶞试措娐?，但是溫度系?shù)過高。

本文首先對傳統(tǒng)的帶隙基準電壓源電路原理進行分析和闡述?？紤]到設計的帶隙基準源電路應用于14位2.5 GHz SPS數(shù)模轉換器電路中，采用一階溫度補償設計了高性能CMOS帶隙電壓基準源電路。電路采用了基本的一級差分運放作為帶隙基準源電路中的深度負反饋運算放大器，其輸出電壓用于產(chǎn)生自身的偏置電壓，在保證運放性能的前提下，簡化了電路和版圖設計。電路在SMIC 65 nm CMOS工藝條件下進行電路設計和仿真驗證。

2 傳統(tǒng)帶隙基準電壓源結構

理想的帶隙基準電壓源電路的輸出電壓幾乎不受溫度變化、工藝變化、電源電壓波動等因素的影響，圖1給出了帶隙基準電壓源的一般原理示意圖。具有正溫度系數(shù)和負溫度系數(shù)的電壓值按照一定系數(shù)比例相加，得到與溫度無關的參考電壓[5]。

圖1 帶隙基準電壓的一般原理

在帶隙基準電路中具有負溫度系數(shù)的二極管VBE以及正溫度系數(shù)的熱電壓VT按照一定比例系數(shù)相加。VBE在室溫下的溫度系數(shù)為-1.5 mV/K，而熱電壓VT在室溫下的溫度系數(shù)為+0.087 mV/K，將VT乘以常數(shù)K加VBE可以得到輸出電壓VREF，可得到如下所示的輸出電壓：

將（1）式對溫度取微分，可以求得基準電壓具有零溫度系數(shù)時的K值。

圖2 傳統(tǒng)的帶隙基準電壓源電路

圖2是傳統(tǒng)的帶隙基準電壓源電路[6]，在電路處于深度負反饋的情況下，運算放大器正負輸入端電壓相等，若 R1=R2，則 I1=I2，并且：

選取適當?shù)腞2、R3和n值的大小，即可得到具有零溫度系數(shù)的輸出電壓VREF。

由于不對稱性，運放存在輸入失調(diào)電壓，即運放輸入為零而其輸出電壓并不為零。當輸入電壓為VOS時，得到基準電壓的輸出：

此時失調(diào)電壓在輸出端被放大了1+R2/R3倍，從而增大了輸出電壓的溫度系數(shù)。運放的失調(diào)電壓VOS包括自身的失調(diào)、電源電壓變化、工藝不匹配和溫度變化等。

3 高精度帶隙基準電壓源

3.1 帶隙基準

基于一階溫度補償（基準源對溫度的微分在室溫下為0），本文設計了圖3所示的高精度CMOS帶隙基準電壓源電路。帶隙基準電壓源不僅用于提供基準輸出所需要的電流，也用于產(chǎn)生運放所需要的偏置電壓，從而大大簡化了電路和版圖的設計。其中Q1和Q2、Q3和Q4組成級聯(lián)二極管，從而減小運放失調(diào)對基準電壓的影響。Q1和Q3的發(fā)射區(qū)面積相等，Q2和Q4的發(fā)射區(qū)面積相等，Q1和Q3的發(fā)射區(qū)有效面積為Q2和Q4的8倍，電阻R2和R3阻值相等，用于限流。M6～M8為運放提供偏置電壓，虛線框中M9～M15組成帶隙基準的啟動電路。R4和Q5控制VREF的輸出。放大器輸出用作電路中PMOS管電流源偏置，提高電源抑制比。

本文采用的高精度帶隙基準電壓結構如圖3所示，可以得到以下關系：

通過調(diào)整m、n和R1、R4的阻值來調(diào)節(jié)基準電壓的大小。在工程中通常取n的值為8、15或24，這樣便于實現(xiàn)共質(zhì)心對稱版圖布局，減小匹配的誤差。然而在版圖設計中，CMOS工藝中雙極型晶體管的版圖面積較大，用 Q1、Q3包裹住 Q2、Q4、Q5，再用 Dummy管包裹住Q1、Q3。n越大，所消耗的芯片面積就越大。因此設計時需要折中考慮，這里取n的值為8。

3.2 啟動電路

帶隙基準電路在實際使用中有一個問題，該電路存在兩個穩(wěn)態(tài)，即兩個簡并工作點，其中一個是正常工作的狀態(tài)，另一個是節(jié)點都為低電平0并能保持穩(wěn)定的狀態(tài)。如果上電時，這幾個點都因為某些原因而處于低電平0，電路就會鎖死在這個初始狀態(tài)，并且一直保持在這個狀態(tài)，無法正常工作。因此，為了使電路能夠擺脫這個狀態(tài)，從而進入正常工作，電路還需要加入一個啟動電路。如圖3中虛線框部分所示。

M8、M12、M13、M15分別由控制電平控制。當 S 由高電平變?yōu)榈碗娖?，電路開始正常工作。M15關斷，M12和M13導通，M14柵端拉高從而導通，M9柵電壓被拉低，當降低到一定范圍內(nèi)時，M9導通。但是由于M12是一個倒比管，其電阻值很大，在一段時間后就將使M14柵端電壓降低，從而關斷M14，使M9柵電壓（即運放輸出）維持在一個固定電平上，電路完成啟動。

4 仿真與分析

在SMIC 65 nm CMOS工藝下對上述帶隙基準電壓源使用Spectre進行電路仿真。由圖4可以看到在約1.68 μs后，電路啟動，基準電壓源輸出維持在1.2 V。

圖4 帶隙基準電壓源電路啟動波形

運算放大器是帶隙基準的關鍵部分之一，其開環(huán)增益決定了帶隙基準輸出的穩(wěn)定性和精度。本文采用了簡單的一級差分運放結構，圖5給出了運放的幅頻-相頻特性曲線，當負載電容為5 pF、電源電壓為3.3 V、室溫、tt工藝角時，運放的開環(huán)增益為58 dB，相位裕度為 67°。

圖5 運放幅頻-相頻特性曲線

圖6是帶隙基準電壓源的電源抑制比隨溫度變化曲線，在低頻下PSRR達到了-94 dB。圖7是帶隙基準電壓源輸出電壓的溫度特性曲線，在-55～125℃之間，基準電壓輸出的溫度系數(shù)為4.18×10-6/℃。圖8為基準電壓輸出隨電源電壓變化的特性曲線?？梢钥吹诫娫措妷涸?.6 V～5 V之間，輸出能夠維持在1.2 V。

圖6 帶隙基準PSRR曲線

高精度帶隙基準電壓源電路的版圖設計對于最后電路的精度有著重要的影響。根據(jù)電路設計的要求，我們在版圖中將其性能影響起關鍵作用的器件提出了具體的布局布線要求。所有的雙極晶體管、電阻和電流鏡都需要進行良好的匹配。圖9是帶隙基準電壓的版圖。

圖7 基準電壓隨溫度變化曲線

圖8 基準電壓隨電源電壓變化曲線

圖9 帶隙基準電壓源版圖

整個帶隙基準電路在SMIC 65 nm CMOS工藝條件下實現(xiàn)的版圖面積為0.5×0.1 mm2，功耗為0.56 mW。本文設計的帶隙基準電壓電路應用于14位2.5 GHz SPS數(shù)模轉換器中。

5 結論

在對傳統(tǒng)的CMOS帶隙基準電壓源電路進行分析的基礎上，本文基于SMIC 65 nm CMOS工藝設計了一種低溫度系數(shù)的CMOS帶隙基準電壓源電路。電路采用一級差分運算放大器，運放的開環(huán)增益為58 dB，相位裕度為67°。帶隙基準電壓的溫度系數(shù)為4.18×10-6/℃，PSRR達到了-94 dB。具體參數(shù)性能參見表1，結果表明整個帶隙基準電壓源電路完全滿足14位2.5 GHz SPS DAC的系統(tǒng)要求。

表1 帶隙基準性能表

[1] Meijer G C M. Verhoeff J B. An integrated bandgap reference[J]. IEEE J Solid-State Circuits, 1976, SC-11(3):403.

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[3] Song B S, Gray P R. A precision curvature compensated CMOS bandgap reference[J]. IEEE J Solid-State Circuits,1983, SC-18(6):634.

[4] Vittoz E A, Neyroud O. A low voltage CMOS bandgap reference[J]. IEEE J Solid-State Circuits, 1979,SC-14(3):573.

[5] 何樂年，王憶. 模擬集成電路設計與仿真[M]. 北京：科學出版社，2008.198.

[6] Behzad Razavi著，陳貴燦，等譯. Design of Aanlog CMOS Integrated[M]. 西安：西安交通大學出版社，2003.315-316.