記發(fā)器信令系統(tǒng)軟硬件架構(gòu)設(shè)計(jì)改進(jìn)

張小恒

摘 要：為提高傳統(tǒng)PSTN電話系統(tǒng)的兼容性及適應(yīng)性，1號(hào)信令系統(tǒng)中的記發(fā)器信令部分需要改進(jìn)硬件電路板相應(yīng)設(shè)計(jì)架構(gòu)，并且針對(duì)硬件電路重新設(shè)計(jì)軟件架構(gòu)。該文針對(duì)多路記發(fā)器信令接續(xù)的需要，設(shè)計(jì)基于DSP+ARM+FPGA的強(qiáng)大性能硬件架構(gòu)，并提出記發(fā)器信令底層部分的軟件設(shè)計(jì)思路及解決方法。

關(guān)鍵詞：記發(fā)器信令 軟硬件架構(gòu) DSP arm11 FPGA

中圖分類號(hào)：TN929 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1672-3791（2015）04（c）-0019-01

1號(hào)信令系統(tǒng)是傳統(tǒng)PSTN電話系統(tǒng)的重要信令組成部分。隨著近年來(lái)通信技術(shù)的發(fā)展，出現(xiàn)了如VOIP等多種語(yǔ)音承載方式?；诮?jīng)濟(jì)社會(huì)各項(xiàng)指標(biāo)的要求，現(xiàn)代電話系統(tǒng)需要不同年代不同層次技術(shù)的兼容及融合，這將導(dǎo)致1號(hào)信令系統(tǒng)中記發(fā)器信令的兼容擴(kuò)展問(wèn)題。如果保持原有系統(tǒng)的軟硬件可繼承，則需要設(shè)計(jì)相應(yīng)的接口電路板與之適應(yīng)。該文設(shè)計(jì)了DSP+ARM+FPGA硬件電路，并針對(duì)記發(fā)器信令系統(tǒng)中多路信令接續(xù)的需要，重新采用通用DSP芯片對(duì)記發(fā)器信令作軟件設(shè)計(jì)，并提出了相應(yīng)切實(shí)可行的解決方法。

1 硬件架構(gòu)實(shí)現(xiàn)

硬件電路設(shè)計(jì)要考慮多方面的因素，如穩(wěn)定性，可提升性，兼容性，成本等等。本文的硬件架構(gòu)主要考慮適應(yīng)性及兼容擴(kuò)展性，如圖1所示記發(fā)器信令硬件接口設(shè)計(jì)框圖，記發(fā)器信號(hào)分為上層協(xié)議和底層硬件協(xié)議，信令上層協(xié)議采用ARM11實(shí)現(xiàn)，具體型號(hào)為Cortex-A8，底層的硬件協(xié)議采用DSP芯片，具體型號(hào)為tms320C6415，ARM與DSP之間的接口交互采用FPGA完成，具體型號(hào)為XC3S500E。

信號(hào)的外部物理接口為E1接口，可以按實(shí)際需要配置一個(gè)或者多個(gè)，E1接口芯片為mt9076，話音及記發(fā)器信令以模擬信號(hào)的方式進(jìn)入，并以數(shù)字信號(hào)的方式輸出到FPGA中，由于E1是時(shí)分復(fù)用信號(hào)，F(xiàn)PGA將相應(yīng)時(shí)隙的信號(hào)通過(guò)mcBsp接口送給DSP，這里主要是話音信號(hào)及記發(fā)器信令信號(hào)。arm11主要解析1號(hào)信令系統(tǒng)中的線路信令及記發(fā)器信令上層部分，并將相關(guān)控制信息通過(guò)FPGA發(fā)送到DSP。

DSP芯片處理記發(fā)器信令的底層部分，這里有兩個(gè)并行的工作，一個(gè)是接收并解析記發(fā)器信令數(shù)字波形；另一個(gè)則是與arm11進(jìn)行交互，將解析的結(jié)果傳給arm11及接收arm11的記發(fā)器信令編碼，以生成記發(fā)器信令數(shù)字波形信號(hào)。特別指出的是FPGA為DSP，arm11，mt9076三者之間的橋梁。

2 記發(fā)器信令底層軟件設(shè)計(jì)思路及實(shí)現(xiàn)方法

記發(fā)器信令信號(hào)的物理特征與DTMF極其類似，因此信號(hào)的生成及檢測(cè)原理均可參考DTMF信號(hào)的生成及檢測(cè)，考慮到DSP實(shí)現(xiàn)的實(shí)際情況會(huì)作相應(yīng)的改進(jìn)。

記發(fā)器信令信號(hào)生成方法為：首先制作完整的余弦表，為保證之后生成信號(hào)的精度，余弦表可采用1HZ頻率的余弦函數(shù)生成。記發(fā)器信令的前向信號(hào)頻率值與后向信號(hào)頻率值是在6個(gè)固定頻率中選取的兩個(gè)，作為頻率參數(shù)就可以分別生成兩個(gè)余弦函數(shù)，這兩個(gè)函數(shù)相疊加最終生成所需要記發(fā)器信令信號(hào)。需要注意的是，DSP生成的信號(hào)通常是以數(shù)據(jù)包的形式發(fā)送出去，且長(zhǎng)度是固定的，因此為了保證不斷生成信號(hào)在波形上的連續(xù)性必須每次保存當(dāng)前包余弦信號(hào)的相位信息，且作為下一包余弦信號(hào)的初始相位。

記發(fā)器信令信號(hào)檢測(cè)方法為：首先對(duì)數(shù)字信號(hào)進(jìn)行包緩沖，一般而言可以是256個(gè)采樣點(diǎn)，也可以是512個(gè)采樣點(diǎn)，對(duì)一包的數(shù)據(jù)進(jìn)行FFT變換，求取功率譜。因?yàn)橹C波信號(hào)的頻譜特征是十分明顯的，在相應(yīng)頻點(diǎn)上會(huì)出現(xiàn)極大值。記發(fā)器信令信號(hào)在頻譜上會(huì)出現(xiàn)兩個(gè)極大的頻點(diǎn)峰值，而其他頻點(diǎn)的值都比較小。為了使查找峰值頻率更加方便，需要對(duì)頻譜值進(jìn)行歸一化及標(biāo)準(zhǔn)化處理，通常不及頻譜峰值一半的值置零。在找出兩個(gè)最大的頻點(diǎn)后，利用頻率值表反查，最終識(shí)別出接收的信令。

3 結(jié)語(yǔ)

基于DSP+ARM+FPGA的硬件架構(gòu)性能及兼容性都很強(qiáng)，arm11具有極強(qiáng)的軟件及操作系統(tǒng)的提升擴(kuò)展性，F(xiàn)PGA具有硬件邏輯方向的提升性，而其中的通用DSP具有數(shù)字信號(hào)的強(qiáng)大算法處理能力，能夠處理多路記發(fā)器信令且高效靈活。

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