一種用于SerDes系統(tǒng)的自適應(yīng)鎖相環(huán)設(shè)計(jì)

龐遵林 陳曉飛

摘要：根據(jù)SerDes誤碼率的設(shè)計(jì)指標(biāo)，基于65nm CMOS工藝設(shè)計(jì)實(shí)現(xiàn)了一種自適應(yīng)帶寬鎖相環(huán)電路。分析了自適應(yīng)鎖相環(huán)的數(shù)學(xué)模型，給出了自適應(yīng)帶寬鎖相環(huán)的簡(jiǎn)易設(shè)計(jì)方法。采用雙電荷泵電路結(jié)構(gòu)，極大地減小了芯片面積。該文的PLL采用1 V和2.5 V兩種電源供電，輸出時(shí)鐘頻率范圍為400～2000 MHz，適用于0.8～4 Gbit/s傳輸速率的SerDes。樣品電路測(cè)試表明，輸出時(shí)鐘頻率為2GHz時(shí)，時(shí)鐘均方根抖動(dòng)為1.68ps，功耗為14mW，芯片面積為0.0704mm2。

關(guān)鍵詞：串行器/解串器；鎖相環(huán)；鑒頻鑒相器；分頻器；壓控振蕩器

中圖分類號(hào)：TN911.8 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1009-3044（2015）11-0213-03

A Design of PLL with Adaptive Bandwidth Applied to SerDes System

PANG Zun-lin1， CHEN Xiao-hui2

（1. No.38 Research Institute of China Electronics Technology Group Corp.， Hefei 230088， China； 2. Lontium Semiconductor Corp.， Hefei 230601， China）

Abstract： A low power phase-locked loop with adaptive bandwidth was based on the design specification of SerDes and designed based on 65 nm CMOS （Complementary Metal Oxide Semiconductor， CMOS） process was presented. The adaptive bandwidth theory of PLL is analyzed and an easy method for adaptive bandwidth was proposed. The chip area was minimized by using the proposed architecture based on dual charge pump circuit architecture. The PLL had an output frequency range from 400 MHz to 2 GHz at 1 V and 2.5 V supply voltage， the PLL can be used as a clock for SerDes at speed from 800 Mbit/s to 4 Gbit/s. And the test results showed that， 1.68ps RMS jitter at 2 GHz output frequency， the circuit occupied a chip area of 0.0704 mm2 and consumed 14mW power.

Key words： Serializer/Deserializer （SerDes）； PLL； PFD； Frequency divider； VCO

隨著現(xiàn)代通信技術(shù)的發(fā)展，串行器/解串器（Serializer/Deserializer， SerDes）高速串行數(shù)據(jù)傳輸技術(shù)正取代并行數(shù)據(jù)傳輸技術(shù)，廣泛運(yùn)用于背板傳輸、光纖通信等領(lǐng)域[1]。時(shí)鐘倍頻器是SerDes系統(tǒng)中的一個(gè)關(guān)鍵部件，為發(fā)送器提供時(shí)鐘信號(hào)，其抖動(dòng)性能的好壞直接關(guān)系著SerDes數(shù)據(jù)傳輸?shù)恼`碼率指標(biāo)。

本文介紹的PLL（Phase-locked loop）電路應(yīng)用于傳輸數(shù)率為0.8～4 Gbit/s的SerDes，需求的時(shí)鐘頻率范圍為0.4～2 GHz，系統(tǒng)的參考時(shí)鐘頻率為20 MHz，對(duì)應(yīng)的鎖相環(huán)倍頻范圍為20～100。較寬范圍的倍頻系數(shù)將影響到鎖相環(huán)的帶寬，從而影響到輸出時(shí)間的建立時(shí)間、時(shí)鐘偏斜等性能[2]。Kim[3]提出了自適應(yīng)帶寬鎖相環(huán)，在鎖相環(huán)啟動(dòng)時(shí)采用大的環(huán)路帶寬，提高時(shí)鐘的鎖定速度，在時(shí)鐘信號(hào)鎖定時(shí)減小環(huán)路帶寬，以降低輸出時(shí)鐘的抖動(dòng)。

本文在[4]提出的自適應(yīng)帶寬鎖相環(huán)基礎(chǔ)上，提出了自適應(yīng)帶寬鎖相環(huán)的設(shè)計(jì)方法，根據(jù)分頻比動(dòng)態(tài)地調(diào)節(jié)環(huán)路帶寬，可以在較寬的輸出時(shí)鐘頻率范圍內(nèi)獲得較好的時(shí)鐘抖動(dòng)性能，同時(shí)，大幅度降低低通濾波器電容的面積。

文章第1節(jié)介紹應(yīng)用于SerDes系統(tǒng)中PLL的設(shè)計(jì)背景和電路結(jié)構(gòu)；第2節(jié)對(duì)自適應(yīng)PLL的模型進(jìn)行了分析；第3節(jié)介紹關(guān)鍵電路鑒頻鑒相器、電荷泵和壓控振蕩器的電路設(shè)計(jì)；第4節(jié)介紹芯片版圖和測(cè)試結(jié)果；第5節(jié)給出結(jié)論。

1 總體結(jié)構(gòu)

SerDes從本質(zhì)上說是一個(gè)時(shí)分復(fù)用器，圖1所示是發(fā)送器的結(jié)構(gòu)圖。發(fā)送器的十位并行數(shù)據(jù)經(jīng)寄存器寄存，并/串?dāng)?shù)據(jù)轉(zhuǎn)換器將并行數(shù)據(jù)轉(zhuǎn)換成高速數(shù)據(jù)流，經(jīng)發(fā)送器的預(yù)加重和阻抗匹配，傳輸?shù)奖嘲暹B線中。在4 Gbit/s傳輸數(shù)率的發(fā)送器中，PLL分別為寄存器和并/串轉(zhuǎn)換器提供200MHz和2 GHz的時(shí)鐘。

圖1 SerDes中發(fā)送器結(jié)構(gòu)圖

圖2所示是自適應(yīng)鎖相環(huán)的時(shí)域模型，由鑒頻鑒相器（Phase Frequency Detector，PFD）、電荷泵、環(huán)路濾波器、壓控振蕩器（Voltage Controlled Oscillator，VCO）和分頻器組成。PLL工作過程為： PFD比較參考時(shí)鐘和VCO輸出經(jīng)分頻后的時(shí)鐘相位差，經(jīng)電荷泵和環(huán)路濾波器轉(zhuǎn)換成控制VCO輸出時(shí)鐘頻率和相位的電壓信號(hào)。其中PFD、電荷泵1和VCO組成的環(huán)路實(shí)現(xiàn)時(shí)鐘相位的細(xì)調(diào)；PFD、電荷泵2和VCO組成的環(huán)路實(shí)現(xiàn)PLL時(shí)鐘頻率的快速鎖定。

圖2 自適應(yīng)鎖相環(huán)結(jié)構(gòu)

2 自適應(yīng)鎖相環(huán)的模型分析

從嚴(yán)格意義上講，鎖相環(huán)是一個(gè)離散時(shí)間的非線性大信號(hào)系統(tǒng)，但是當(dāng)鎖相環(huán)在鎖定以后，振蕩器頻率變化很小的情況下，可以將其近似成連續(xù)時(shí)間線性小信號(hào)系統(tǒng)。其開環(huán)傳輸函數(shù)如式1所示：

[GPLL（s）=KI.Kico.gm（1+sωz）N.C.s2] （1）

[ωz=gmC.KIKP] （2）

式（1）中Kp和KI分別是電荷泵1和電荷泵2的增益，Kico是ICO的增益，ωz為PLL零點(diǎn)，gm是KI通路的跨導(dǎo)。出于環(huán)路穩(wěn)定性考慮，一般要求環(huán)路帶寬小于：

[ωz<5ωgbw] （3）

如果條件（3）成立， [1+ωgbwωz≈ωgbwωz]

[GPLL（ωgbw）≈KI.Kico.gmN.C.ωgbw.ωz=1] （4）

把（2）代入（4），可以得到：

[ωgbw≈Kp.KicoN=Kp.Kico.IicoIico.N]

[=Kp.FvcoIico.N=KpIico.Fref] （5）

由（5）式可知，如果Kp和Iico 有固定的比例，那么環(huán)路帶寬就完全和參考時(shí)鐘成正比，不再受到PVT的影響。同時(shí)，由式（2）可以看出，如果Kp/KI=M，那么得到同樣的零點(diǎn)，電容比傳統(tǒng)架構(gòu)少了M倍。

3 關(guān)鍵電路設(shè)計(jì)

3.1 鑒頻鑒相器

圖3所示是典型的三態(tài)鑒頻鑒相器原理圖，由四個(gè)RS觸發(fā)器和復(fù)位控制邏輯組成的狀態(tài)機(jī)組成，其時(shí)序圖如圖4所示。其主要原理：鑒頻鑒相器通過比較參考時(shí)鐘Fref和分頻時(shí)鐘Fdiv時(shí)鐘的相位差，相位誤差電壓Vd是相位差θe（t）的函數(shù)，即理想的鑒頻鑒相器是線性的。延遲電路用于產(chǎn)生死區(qū)，其寬度根據(jù)鎖定的速度要求和電荷泵上下電流匹配性，系統(tǒng)的鎖定速度與死區(qū)寬度關(guān)系在文獻(xiàn)[5]中已說明，一般情況下寬度要足夠可以打開電荷泵的開關(guān)電流。

圖3 鑒頻鑒相器原理圖

圖4 鑒頻鑒相器時(shí)序圖

3.2 電荷泵

圖5 電荷泵原理圖

如圖5所示為電荷泵簡(jiǎn)圖，自適應(yīng)功能在電荷泵中實(shí)現(xiàn)，電荷泵1的輸出端接跨導(dǎo)管的柵極，轉(zhuǎn)換為電流送給ICO，這一條積分通路主要控制ICO的頻率，電荷泵2的輸出直接和Mp5疊加后，并通過Cp濾波，再送給ICO，保證環(huán)路的穩(wěn)定性。

Icp電流是從Mp5鏡像過來的，在本設(shè)計(jì)中，鏡像比為1：20或者1：10，即環(huán)路帶寬是參考時(shí)鐘的1/20或者1/10，從而實(shí)現(xiàn)自適應(yīng)功能，確保環(huán)路帶寬不隨PVT 變化。Mn6，7接偏置電壓gnd，Mp6，7接偏置電壓vdd，為了防止up/dn開關(guān)在關(guān)斷時(shí)候，有漏電流流入電容C，造成時(shí)鐘抖動(dòng)。流過電荷泵1的電流是電荷泵2的M倍，這樣電容C面積減小M倍。

3.3 壓控振蕩器

圖6所示的壓控振蕩器（ICO）由四級(jí)對(duì)稱的緩沖器組成，Ivco動(dòng)態(tài)地控制ICO的偏置電流 和輸出時(shí)鐘電壓擺幅。在延遲單元設(shè)計(jì)中，反相交錯(cuò)耦合連接的CMOS開關(guān)管用于減弱共模信號(hào)[6]。對(duì)稱的緩沖器結(jié)構(gòu)產(chǎn)生時(shí)鐘上升沿和下降沿近似相等的時(shí)鐘，可以抑制高頻噪聲，進(jìn)而減小輸出時(shí)鐘的抖動(dòng)[7]。

圖7是自適應(yīng)PLL中VCO在環(huán)路控制下的瞬態(tài)仿真波形。參考時(shí)鐘頻率為20 MHz，VCO輸出時(shí)鐘的頻率范圍為400 MHz～2 GHz，可以看出該P(yáng)LL在不同分頻比條件下能動(dòng)態(tài)地調(diào)節(jié)環(huán)路的帶寬，環(huán)路的鎖定時(shí)間小于20μs。

圖6 自偏鎖相環(huán)壓控振蕩器

圖7 PLL的瞬態(tài)仿真波形

4芯片版圖和測(cè)試結(jié)果

圖8所示為采用65 nm CMOS工藝實(shí)現(xiàn)的自適應(yīng)鎖相環(huán)版圖，版圖面積為0.0704 mm2。圖9是該P(yáng)LL輸出時(shí)鐘抖動(dòng)性能的測(cè)試結(jié)果，考慮到發(fā)送器和PLL共用一個(gè)電源，為了防止發(fā)送器工作時(shí)，干擾到PLL電源，影響相位抖動(dòng)的性能，在PLL內(nèi)部加入了LDO，去改善PSRR，從測(cè)試結(jié)果來看，在SerDes發(fā)送器端發(fā)送數(shù)據(jù)率為4 Gbp/s的1010 PRBS測(cè)試數(shù)據(jù)，發(fā)送器對(duì)PLL jitter的影響基本上可以忽略。PLL輸出時(shí)鐘頻率為2 GHz時(shí)，時(shí)鐘的均方值抖動(dòng)為1.68 ps，峰-峰值抖動(dòng)為12.46 ps，整個(gè)PLL功耗為14mW。表1為本文與文獻(xiàn)[8-9]中的PLL的性能對(duì)比，可以看出本文設(shè)計(jì)的鎖相環(huán)具有較好的時(shí)鐘抖動(dòng)性能。

表1 本文與文獻(xiàn)[8-9]中的鎖相環(huán)性能對(duì)比

[比較項(xiàng)＼&文獻(xiàn)[8]＼&文獻(xiàn)[9]＼&本文＼&工藝＼&0.1um ＼&0.18 um ＼&65 nm＼&面積

（mm2）＼&0.0676＼&0.0252＼&0.0704＼&工作電壓＼&1.2 V＼&1.8 V＼&1 &2.5V＼&功耗＼&7.6mW

@ 2GHz＼&8 mW

@ 1GHz＼&14 mW

@ 2 GHz＼&VCO頻

率范圍＼&0.25～2 GHz＼&0.01～1 GHz＼&0.4～2 GHz＼&時(shí)鐘均方

值抖動(dòng)＼&0.95%

@ 1.92GHz＼&0.57%

@ 1GHz＼&0.33%

@2GHz＼&]

5 結(jié)論

本文提出了一種基于結(jié)構(gòu)的自適應(yīng)帶寬鎖相環(huán)，建立起了自適應(yīng)鎖相環(huán)的數(shù)學(xué)模型，并對(duì)自適應(yīng)PLL中的環(huán)路濾波器和壓控振蕩器進(jìn)行了深入的分析，得出了雙環(huán)自適應(yīng)帶寬鎖相環(huán)的簡(jiǎn)要設(shè)計(jì)方法。采用雙電荷泵結(jié)構(gòu)，電容比傳統(tǒng)架構(gòu)少了M倍，同時(shí)在不同的PVT變化下，保持帶寬恒定。基于65 nm CMOS工藝，完成了電路設(shè)計(jì)和仿真測(cè)試。測(cè)試結(jié)果表明，該鎖相環(huán)具有良好的抖動(dòng)性能和較低的功耗，適用于0.8～4 Gbit/s傳輸速率的SerDes。

圖8 鎖相環(huán)芯片版圖

圖9 輸出頻率為2 GHz時(shí)鐘的抖動(dòng)測(cè)試

參考文獻(xiàn)：

[1] 賈小燕，鄧中亮. 在FPGA中利用SoftSerDes 技術(shù)實(shí)現(xiàn)信號(hào)串并轉(zhuǎn)換的研究[D]. 北京： 北京郵電大學(xué)，2008.

[2] WOLAVER D H， Phase-Locked Loop Circuit Design [M]. Prentice Hall， Englewood Cliffs， NI， 1991 ： 8-11

[3] KIM J， HOROWITZ M A. Adaptive-supply serial links with sub-1 V operation and per-pin clock recovery [J]. IEEE J. solid-State Circuits， 2002，37： 1403–1413.

[4] MANEATIS J G. Low-jitter process-independent DLL and PLL based on self-biased techniques [J]. IEEE J. Solid-State Circuits， 1996，31：1723–1732.

[5] CICERO S V. An adaptive PLL tuning system architecture combining high spectral purity and fast setting time [J]. IEEE J. Solid-State Circuits， 2000， 35 （4）：490-502.

[6] LEE J， KIM B. A low-noise fast-lock phase-locked loop with adaptive bandwidth control [J]. IEEE J. Solid-State Circuits， 2000， 35 （8）：1137-1145.

[7] JAMES F， DANIEL W. A 3.125Ghz PLL for serial backplane transceivers in 0.13um CMOS [C]. International Solid-State Circuits Conference， 2005：412-413.

[8] Minami K， Fukaishi M， A 0.1um CMOS，1.2V，2GHz Phase-locked loop with Gain compensation VCO [C]. IEEE Custom Integrate Circuits conference，2001， pp.213-216.

[9] Park S J， Woo S. A transistor-based background self-calibration fro reducing PVT sensitivity with a design example of an adaptive PLL [C]， IEEE Asian Solid-State Circuits Conference， 2001：433-436.