基于RapidIO的相控陣短波發(fā)信系統(tǒng)交換單元設(shè)計*

鄧 冉，高 俊，屈曉旭

(海軍工程大學(xué) 電子工程學(xué)院，湖北 武漢 430033)

基于RapidIO的相控陣短波發(fā)信系統(tǒng)交換單元設(shè)計*

鄧 冉，高 俊，屈曉旭

(海軍工程大學(xué) 電子工程學(xué)院，湖北 武漢 430033)

傳統(tǒng)總線技術(shù)成為了制約短波通信系統(tǒng)性能進一步提升的瓶頸。RapidIO總線是一種新型嵌入式總線，具有傳輸效率高、系統(tǒng)成本低、系統(tǒng)穩(wěn)定性好等特點?；赗apidIO技術(shù)設(shè)計了相控陣短波發(fā)信系統(tǒng)的交換單元，硬件上進行了系統(tǒng)供電電路、時鐘電路和交換芯片端口電路設(shè)計；軟件上主要介紹了RapidIO初始化和交換芯片的遠程配置兩個方面。在實際應(yīng)用中實現(xiàn)了系統(tǒng)中各模塊間信號的高速交換。

RapidIO；短波通信；交換單元；TSI578

0 引 言

短波通信被廣泛的應(yīng)用于軍事、商業(yè)、氣象等領(lǐng)域用來傳輸文字、語音、圖像等數(shù)據(jù)信息。隨著數(shù)字信號處理技術(shù)和微電子技術(shù)的飛速發(fā)展，短波通信的重要作用日益凸顯出來。數(shù)字信號處理器(DSP)的發(fā)展和廣泛應(yīng)用使短波通信的數(shù)字化程度得到極大提升[1]。隨著新的短波通信技術(shù)的應(yīng)用，通信速率不斷提高，對數(shù)字化通信系統(tǒng)的性能要求也越來越高。數(shù)字處理器件的處理速度平均翻一番需要18個月，而總線速率提升一倍需要三年，因此總線的速度也成為了制約短波通信系統(tǒng)性能增長的瓶頸[2]。相控陣短波發(fā)信系統(tǒng)模塊多并且復(fù)雜程度高，因此要求總線盡可能的簡單管腳盡可能的少。同時由于涉及到天線組陣時多路信號的交換，這務(wù)必要求總線傳輸速率足夠高。RapidIO總線是一種新型嵌入式總線，采用差分串行傳輸，相對傳統(tǒng)總線具有引腳少的優(yōu)勢，使得系統(tǒng)硬件設(shè)計時更加簡單，資源利用率更高，成本更低，穩(wěn)定性更好。該總線采用交換結(jié)構(gòu)，支持點到點或點到多點的串行傳輸，運用8B/10B編碼將時鐘嵌入數(shù)據(jù)中。基于以上這些特點本文設(shè)計的相控陣短波發(fā)信系統(tǒng)交換單元選擇RapidIO總線為板間信息傳輸總線，以實現(xiàn)系統(tǒng)中信號串行速率達1.25 Gb/s的高速信號交換。

1 RapidIO技術(shù)簡介

RapidIO技術(shù)是由Motorola和Mereury Computer公司共同開發(fā)的一項高速互聯(lián)技術(shù)。RapidIO是國際標(biāo)準(zhǔn)組織(ISO)和國際電工委員會(IEC)一致通過的互連規(guī)范。RapidIO協(xié)議分為物理層、傳輸層和邏輯層。物理層是這個協(xié)議的最底層，它定義了并行和串行兩種協(xié)議。并行LVDS協(xié)議能夠使系統(tǒng)的內(nèi)部緊密耦合在一起，能夠支持250 MHz、500 MHz、750 MHz及1 GHz工作頻率；串行協(xié)議則在對于引腳數(shù)目限制和長距離傳輸?shù)南到y(tǒng)中得到運用，支持1.25G、2.5G、3.125G、5G、6.25G 等5種比特率，傳輸性能可從1 Gb/s到20 Gb/s[3]。邏輯層是協(xié)議的最高層，它定義了消息傳遞協(xié)議、數(shù)據(jù)流協(xié)議、I/O邏輯操作協(xié)議、流量控制協(xié)議以及全局共享存儲協(xié)議。中間的傳輸層能夠?qū)崿F(xiàn)用統(tǒng)一包格式來傳輸數(shù)據(jù)，既支持點到點的傳輸也支持廣播的傳輸方式[4]。

2 系統(tǒng)整體框架設(shè)計

相控陣短波發(fā)信系統(tǒng)按照各自功能可以分為5個單元，分別為調(diào)制解調(diào)單元、相位檢測單元、波束控制單元、交換單元和上變頻單元。調(diào)制解調(diào)單元主要進行基帶信號的處理；相位檢測單元主要進行射頻信號相位的檢測，并把檢測結(jié)果交予波束控制單元；波束控制單元進行多路射頻信號相位的控制；上變頻單元進行頻率搬移使信號能發(fā)射出去。各個單元通過光纖連接交換單元，在交換單元中進行信號的交換與傳輸。每個單元各自完成自己的功能，相互之間沒有影響，這樣分工明確，結(jié)構(gòu)清晰方便系統(tǒng)的維護以及問題的排查[5]。系統(tǒng)框架見圖1。

圖1 系統(tǒng)框架

3 交換單元硬件設(shè)計

由于DSP編程方式靈活，具有很強大的數(shù)字處理功能同時能進行靈活的控制。因此交換單元采用的DSP芯片是TI公司的TMS320C6416芯片。DSP芯片在本系統(tǒng)中的主要作用是對交換芯片進行初始化、復(fù)位和配置，同時對各個單元發(fā)過來的數(shù)據(jù)進行解析然后進行相應(yīng)操作。交換單元中的FPGA芯片采用的是StratixⅡ GX系列芯片，它的功能是提供與RapidIO相連的接口。交換單元硬件框見圖2。

圖2 交換單元硬件框

交換單元選擇Tsi578芯片完成RapidIO協(xié)議的交換。Tundra公司開發(fā)的第三代RapidIO交換芯片Tsi578目前在市面上應(yīng)用廣泛。它支持全雙工串行RapidIO交換，支持符合開放式標(biāo)準(zhǔn)及第1.3版串行RapidIO互連規(guī)范[6]。根據(jù)系統(tǒng)方案需求，將Tsi578配置為16個1x端口模式，串行速率為1.25 Gb/s。

3.1 供電電路設(shè)計

外部給系統(tǒng)統(tǒng)一提供的電源為5 V。5 V 電壓在交換單元中通過電壓轉(zhuǎn)換芯片轉(zhuǎn)變?yōu)镈SP和FPGA需要的工作電源。DSP和FPGA需要的工作電源是1.2 V和3.3 V。1.2 V是用于DSP和FPGA的邏輯處理，3.3 V用于提供DSP和FPGA內(nèi)部鎖相環(huán)(PLL)的驅(qū)動電壓以及FPGA相關(guān)管腳上的邏輯1電平。

DSP和FPGA的3.3 V電壓供電電路相同。由外部統(tǒng)一提供的5 V電源經(jīng)過LC電路，最后通過TOS0605SM電源轉(zhuǎn)換芯片得到3.3 V電壓。再由并聯(lián)電路把電壓送到各個芯片。在轉(zhuǎn)換得到的電壓與最終輸出的電壓之間有一個過流保護電阻，用來防止電路電流過大，起到保護芯片的作用。

3.2 時鐘電路設(shè)計

DSP的時鐘供給電路如圖4所示。DSP的時鐘由本地晶振產(chǎn)生50 MHz的時鐘，經(jīng)過一個過流保護電阻和DSP需要的三個時鐘，BECLKIN、DSPCLK、AECLKIN對應(yīng)的引腳相連。

FPGA的時鐘供給電路如圖5所示。

外部輸入一個400 MHz時鐘，通過時鐘芯片SY89202U轉(zhuǎn)化成兩路100 MHz，經(jīng)過兩個電容隔去直流后，作為FPGA的兩個時鐘輸入CLKp和CLKn。

圖4 DSP時鐘電路

圖5 FPGA時鐘電路

3.3 Tsi578芯片端口電路設(shè)計

Tsi578芯片端口電路圖如圖6所示。在短波通信系統(tǒng)中，我們采用串行協(xié)議，需要將芯片配置工作在1x模式下。Tsi578芯片共有16組1x模式端口，圖6中顯示有8組，另外8組與之相同。

圖6 578芯片端口電路

4 交換單元軟件設(shè)計

交換單元中軟件設(shè)計包括DSP和FPGA兩個方面。FPGA中軟件設(shè)計核心是利用Quartus已有的IP核實現(xiàn)RapidIO協(xié)議，利用SOPC(可編程片上系統(tǒng))[7]編程將DMA和RAM等資源有機地結(jié)合在一起，實現(xiàn)RapidIO接口，此外還提供接口轉(zhuǎn)換功能為DSP管理RapidIO和交換芯片提供通路。DSP只需要完成命令和數(shù)據(jù)的接收與解析，對本地和遠程的RapidIO系統(tǒng)的維護，門鈴的發(fā)送，交換芯片的配置等功能。

交換單元DSP空間分配如表1所示。

表1 DSP空間分配

RIO模塊接口如圖7所示。

圖7 RIO接口

交換及控制單元中遠程終端通過RapidIO模塊接口與Tsi578進行交互。RapidIO模塊接口由RapidIO IP核[8]、RAM、DMA控制器、并行總線接口轉(zhuǎn)換器子單元經(jīng)特定的邏輯相互連接構(gòu)成。在交換及控制單元中，RapidIO模塊只需完成主控命令的接收與維護交換芯片的信息的發(fā)送，不需要進行基帶數(shù)據(jù)的發(fā)送和接收。

RapidIO初始化軟件流程如圖8所示。系統(tǒng)收到RapidIO初始化命令，然后通過一系列信號的變化判斷RIO是否正常。即首先置GXB_powerdown=‘1’，等待2 ms，置GXB_powerdown=‘0’，再置SOPC reset=‘0’，等待2 ms，置SOPC reset=‘1’。之后判斷RapidIO狀態(tài)寄存器中RapidIO狀態(tài)標(biāo)志，如果RapidIO狀態(tài)非正常，置RapidIO失常標(biāo)志并返回；如果RapidIO狀態(tài)正常，則配置RapidIO控制寄存器，并置RapidIO成功標(biāo)志并返回。

圖8 RIO初始化

遠程配置是交換單元中特殊功能，其流程如圖9所示。主控下達配置Tsi578的命令，DSP首先判斷本地RapidIO接口是否正常，如果不正常，則置RapidIO失敗標(biāo)志返回；如果正常則將Tsi578復(fù)位，并判Tsi578寄存器是否正常，如果不正常則置失敗標(biāo)志返回；如果正常則打開Tsi578的通道，配置其LUT表，并置配置成功表示返回。

圖9 578芯片遠程配置

5 RapidIO數(shù)據(jù)傳輸速率測試

系統(tǒng)配置完畢以后，由DSP不斷向RapidIO口寫入1,0，DSP向FPGA發(fā)起DMA操作傳輸數(shù)據(jù)是通過EMIFA口，數(shù)據(jù)大小為128Byte。系統(tǒng)在RapidIO口為1的時候為空閑狀態(tài)，在RapidIO口為0的時候傳輸數(shù)據(jù)。

由圖10可知低電平的持續(xù)時間是1.1 μs，高電平是200 ns，即在低電平的持續(xù)時間內(nèi)完成了128 byte的數(shù)據(jù)傳輸。又由于物理層采用8B/10B編碼，因此可以算出實際的傳輸速率：

圖10 RapidIO口時序

通過與理論值比較可以看出，本文設(shè)計的交換單元基本能夠達到設(shè)計的速率要求。

6 結(jié) 語

隨著科學(xué)技術(shù)的發(fā)展，短波通信系統(tǒng)數(shù)字化程度越來越高，使用的技術(shù)越來越復(fù)雜，這對數(shù)據(jù)的傳輸速度和性能有了更高的要求。RapidIO總線技術(shù)在短波通信系統(tǒng)中的應(yīng)用越來越廣泛。本文設(shè)計的相控陣短波發(fā)信系統(tǒng)的交換單元在實際應(yīng)用中能夠?qū)崿F(xiàn)多路信號的高速交換，下面的研究就嘗試著把RapidIO總線技術(shù)應(yīng)用到收發(fā)一體化的相控陣短波通信系統(tǒng)中。著重解決交換速度和性能的進一步提高，同時嘗試使用578交換芯片更高速的交換模式。

[1] 廖娜．DSP應(yīng)用技術(shù)綜述[J].IT技術(shù)論壇，2008(32)：78． LIAO Na.DSP Application Technology Summary[J].IT Technology Forum, 2008 (32):78.

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[3] Copyright RapidIO Trade Association．RapidIOTM Interconnect Specification Part 6: LP-Serial Physical Layer Specification [EB/OL]．12343 Hymeadow, Suite 2-R (non-US mail deliveries to Suite 3-E) Austin, TX 78750 ,2011．

[4] 鄧豹，趙小東.基于串行RapidIO的嵌入式互聯(lián)研究[J]．航空計算技術(shù)，2008(05):123-126. DENG Bao, ZHAO Xiao-dong. Research on Embedded on Interconnection of air based on serial RapidIO[J].Aviation Computing Technology,2008(05):123-126.

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[8] Altera Corporation.RapidIO MegaCore Function User Guide [EB/OL]．101 Innovation DriveSan Jose, CA 95134,2009．

Design on Exchange Unit of Phased-Array Shortwave Transmitting System based on RapidIO Bus

DENG Ran，GAO Jun, QU Xiao-xu

(College of Electronic Engineering, Naval University of Engineering, Wuhan Hubei430033, China)

The traditional bus technology now becomes a bottleneck in further enhancing the control performance of shortwave communication system. RapidIO bus,as a new type of embedded bus, features high transmission efficiency, low system cost, good system stability etc.. The paper describes the phased-array shortwave communication system platform constructed in DSP and FPGA, including the design of TSI578 chip based on RapidIO switching unit. Hardware design mainly involves the system power circuit ,clock circuit, and port circuit of the switching chip. As for the software, two aspects including RapidIO initialization and remote configuration of the switching chip are introduced. The unit can realize high-speed signal switching of among various modules in the practical application of exchange.

RapidIO; shortwave communication; switching unit; TSI578

date:2014-10-09；Revised date：2015-02-18

TN91

A

1002-0802(2015)04-0495-06

鄧 冉(1991—)，男，碩士研究生，主要研究方向為數(shù)字通信；

高 俊(1957—)，男，教授，主要研究方向為數(shù)字通信、無線通信；

屈曉旭(1976—)，男，副教授，主要研究方向為數(shù)字通信、無線通信。

10.3969/j.issn.1002-0802.2015.04.022

2014-10-09；

2015-02-18