惡劣環(huán)境下小型高速采集系統(tǒng)設(shè)計(jì)方法

姚琴琴，馬鐵華，謝 銳，崔麗麗

(中北大學(xué)，電子測(cè)試技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室,山西太原 030051)

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惡劣環(huán)境下小型高速采集系統(tǒng)設(shè)計(jì)方法

姚琴琴，馬鐵華，謝 銳，崔麗麗

(中北大學(xué)，電子測(cè)試技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室,山西太原 030051)

針對(duì)在高壓力等惡劣環(huán)境下對(duì)高速信號(hào)采集的特殊要求，提出了具有小體積、低功耗、高精度、耐高壓特點(diǎn)的高速采集系統(tǒng)的設(shè)計(jì)方法。系統(tǒng)電路部分采用低功耗的Cyclone III系列的FPGA控制高速模數(shù)轉(zhuǎn)換芯片AD9484和SRAM的數(shù)據(jù)存儲(chǔ)，采用電源管理系統(tǒng)進(jìn)行分析，對(duì)系統(tǒng)進(jìn)行動(dòng)態(tài)電源管理，在有限的體積、質(zhì)量等設(shè)計(jì)約束下，實(shí)現(xiàn)了低功耗，高性能，長(zhǎng)使用時(shí)間的設(shè)計(jì)目標(biāo)。同時(shí)對(duì)電路板進(jìn)行機(jī)械封裝，滿足了高壓條件下對(duì)系統(tǒng)的耐壓防漏要求。經(jīng)過試驗(yàn)表明，數(shù)據(jù)穩(wěn)定性良好，信號(hào)完整性好，滿足耐壓防漏要求，可以用于高壓環(huán)境下。

信號(hào)采集；采樣率；低功耗；FPGA；高壓；靜態(tài)存儲(chǔ)

0 引言

隨著電子技術(shù)的飛速發(fā)展，數(shù)據(jù)采集系統(tǒng)的發(fā)展趨勢(shì)也是從低速低分辨率到高速高分辨率發(fā)展[1]。由于受到器件和工藝的限制，真正實(shí)現(xiàn)高速高分辨率的數(shù)據(jù)采集系統(tǒng)還具有相當(dāng)大的困難。目前，最常見的數(shù)據(jù)采集裝置就是示波器，國(guó)外生產(chǎn)示波器其示波器采樣率可高達(dá)10 GSPS，而國(guó)內(nèi)示波器的發(fā)展相對(duì)滯后，示波器的最高采樣率可達(dá)1 GSPS[2]。然而示波器采集數(shù)據(jù)也具有局限性，雖然其采樣速率快、精度高，但是其數(shù)據(jù)不可存儲(chǔ)，并且對(duì)測(cè)試環(huán)境要求高，在高速運(yùn)動(dòng)的炮彈中、高壓等環(huán)境下不能使用示波器來采集數(shù)據(jù)，因此可內(nèi)置在炮彈中的耐高壓小型高速采集系統(tǒng)的研制是十分必要的。文中主要介紹了一種小型的基于FPGA的可內(nèi)置于炮彈等運(yùn)動(dòng)物體中的高速信號(hào)采集存儲(chǔ)系統(tǒng)的設(shè)計(jì)方法。

1 數(shù)據(jù)采集系統(tǒng)的硬件設(shè)計(jì)

1.1 系統(tǒng)組成

數(shù)據(jù)采集系統(tǒng)的硬件組成如下圖1所示。采集系統(tǒng)主要由模擬信號(hào)的檢測(cè)、A/D前端對(duì)信號(hào)的處理，信號(hào)的模數(shù)轉(zhuǎn)換，信號(hào)的存儲(chǔ)和傳輸以及USB2.0通信等部分組成，其中信號(hào)調(diào)理電路主要包括信號(hào)的衰減處理和差分化，是為了保證與A/D轉(zhuǎn)換芯片的輸入相匹配。

圖1 系統(tǒng)硬件框圖

系統(tǒng)工作時(shí)，首先給系統(tǒng)上電，當(dāng)觸發(fā)信號(hào)來到，系統(tǒng)開始采樣，模擬信號(hào)經(jīng)過衰減、差分化再經(jīng)過8位的A/D模數(shù)轉(zhuǎn)換轉(zhuǎn)化為數(shù)字信號(hào)以LVDS差分信號(hào)的形式輸入到主控制器FPGA中，在FPGA內(nèi)部對(duì)采集到的數(shù)據(jù)進(jìn)行處理再存儲(chǔ)到存儲(chǔ)器SRAM中。最后通過USB2.0讀數(shù)口將采集到的數(shù)據(jù)顯示到LabVIEW軟面板上進(jìn)行分析[3]。

1.2 信號(hào)調(diào)理電路——衰減電路

為了避免由于測(cè)試電路的接入而影響被測(cè)信號(hào)的性能，使用衰減電路增大采集電路的輸入阻抗以減小對(duì)被測(cè)信號(hào)的干擾，衰減器的設(shè)計(jì)參考示波器的探頭內(nèi)部結(jié)構(gòu)[4]，如圖2所示。

圖2 示波器探頭內(nèi)部結(jié)構(gòu)

在高頻信號(hào)輸入時(shí)，由電容的特性可知，容抗對(duì)于信號(hào)的影響會(huì)大于阻抗，通過下述分析，可以清楚地看出衰減器分壓比隨頻率的變化規(guī)律。

探頭衰減器的分壓比為

理論課程應(yīng)進(jìn)行期末考核?？己朔譃榭荚嚭涂疾?，其中考試主要針對(duì)核心課程，在出題形式、試題難度、題量方面都有較為嚴(yán)格的要求；考查則更為靈活，考核時(shí)間較短，學(xué)生復(fù)習(xí)的壓力也較小，可根據(jù)實(shí)際情況安排。測(cè)試使用的語言原則上應(yīng)該是英語，但對(duì)于經(jīng)濟(jì)學(xué)、管理學(xué)、法學(xué)等有一定難度的專業(yè)課程，允許以中英文結(jié)合的形式進(jìn)行考核。

式中：U為衰減器輸入信號(hào)的峰峰值；Uin為衰減器輸出信號(hào)的峰峰值。

1.3 系統(tǒng)硬件低功耗芯片選型

受安裝環(huán)境的局限性，系統(tǒng)體積應(yīng)盡可能的小，不能使用體積過大的電池，但是要求系統(tǒng)需要連續(xù)工作時(shí)間長(zhǎng)，因此系統(tǒng)的設(shè)計(jì)必須采用低功耗的設(shè)計(jì)，以達(dá)到降低能量損耗，延長(zhǎng)工作時(shí)間的目的[5]。實(shí)現(xiàn)低功耗，從硬件結(jié)構(gòu)設(shè)計(jì)角度而言，選擇低功耗芯片來減小功耗，其IC器件選型如表1所示。

表1 關(guān)鍵芯片功耗

微處理器選用Cyclone Ⅲ系列的EP3C16F2568N芯片，內(nèi)部具有豐富的邏輯單元和和足夠的I/O口來實(shí)現(xiàn)與外圍電路的連接，BGA封裝減小芯片體積；為了滿足高速以及高質(zhì)量的采樣要求，A/D選用AD9484高性能數(shù)模轉(zhuǎn)換芯片，此款芯片供電電源為1.8 V，采樣精度為8位，雙時(shí)鐘沿采樣，最大采樣速率為500 MSPS，差分電平模式的時(shí)鐘輸入輸出[6]；存儲(chǔ)使用靜態(tài)存取功能的存儲(chǔ)器SRAM，主要由于其較其他存儲(chǔ)器速度快，不必配合內(nèi)存刷新電路，可提高整體的工作效率，但是其功耗大，系統(tǒng)中使用FPGA對(duì)SRAM實(shí)現(xiàn)即存即用控制，來減小功耗[7]。

1.4 系統(tǒng)PCB設(shè)計(jì)

高速系統(tǒng)PCB在集成各種元件的同時(shí)，還必須防止高速信號(hào)所帶來的信號(hào)傳輸問題，比如阻抗突變引起的反射和失真以及傳輸線損耗，網(wǎng)絡(luò)間的串?dāng)_等。為保持互聯(lián)線的特性阻抗恒定，設(shè)計(jì)中保證了傳輸線寬度與厚度的恒定，傳輸線拐角處采用45°、135°以及線寬固定的弧形布線方法，以防止彎曲處的額外線寬造成傳輸線阻抗的容性突變。采用蛇形布線使LVDS差分線等長(zhǎng)(保持在±30 mil以內(nèi)，1 mil=25.4 μm)。在高速信號(hào)線布線時(shí)還遵循縮短傳輸線的長(zhǎng)度的原則。另外實(shí)際的傳輸線為有損耗線，為減少信號(hào)的衰減，對(duì)敏感信號(hào)線設(shè)計(jì)成具有最少過孔，并使電容與信號(hào)、返回路徑間的回路電感匹配，使過孔阻抗與傳輸線阻抗盡量保持一致。

2 數(shù)據(jù)采集系統(tǒng)的軟件設(shè)計(jì)

FPGA通過SPI端口，根據(jù)SPI串行通訊協(xié)議[5]利用ADC內(nèi)部的結(jié)構(gòu)化空間去給AD9484轉(zhuǎn)換器配置一些特定的功能，使AD9484工作在設(shè)定的模式下，參照其芯片資料，SPI控制的串行接口時(shí)序圖如圖3所示。

圖3 SPI控制的串行接口時(shí)序圖

在時(shí)鐘上升沿到來時(shí)，控制端口的讀寫，先寫入地址，然后在對(duì)應(yīng)地址的位置寫入此寄存器的控制字。在Quartus ii中編寫程序控制SPI口，在ModelSim中仿真得到SPI工作始終的仿真波形如圖4所示。

圖4 SPI控制的串行接口時(shí)序仿真

sdio是定義的一個(gè)雙向端口，但是在使用時(shí)必須通過sel對(duì)其進(jìn)行控制，當(dāng)sel=1時(shí)sdio為輸出端口，sel=0時(shí)sdio為輸入端口，sdio_in為控制輸入的數(shù)據(jù)，sdio_out為輸出數(shù)據(jù)。上述仿真是sdio做輸出端口使用，如圖4中當(dāng)輸入sdio_in=11001100時(shí)，sdio輸出也是11001100。

2.2 FPGA對(duì)數(shù)據(jù)的處理

在FPGA中定制了具有LVDS信號(hào)接收能力的串并轉(zhuǎn)換器RLVDS，它具有在外部時(shí)鐘的控制下完成多路并行數(shù)據(jù)的同步接收、串并轉(zhuǎn)換和數(shù)據(jù)緩沖的能力[8]，來完成高速A/D轉(zhuǎn)換器與SRAM之間數(shù)據(jù)接收、緩沖和格式調(diào)整，實(shí)現(xiàn)不同時(shí)鐘域之間工作速率匹配，數(shù)據(jù)格式滿足存儲(chǔ)要求。同時(shí)SRAM可將其接收到的數(shù)據(jù)以更寬的數(shù)據(jù)位數(shù)輸出，從而使數(shù)據(jù)的速率降低，圖5為乒乓操作模塊圖。

圖5 乒乓操作模塊圖

輸入數(shù)據(jù)控制單元將通過RLVDS的數(shù)據(jù)在第一個(gè)時(shí)鐘周期緩存到FPGA的數(shù)據(jù)緩沖模塊FIFO I，下一時(shí)鐘周期緩存到數(shù)據(jù)緩沖模塊FIFO II，當(dāng)緩存兩組數(shù)據(jù)后再同時(shí)將數(shù)據(jù)寫入到SRAM中，實(shí)現(xiàn)了18位的SRAM靜態(tài)存儲(chǔ)器，存放兩組8位的數(shù)據(jù)，擴(kuò)大了其存儲(chǔ)容量。

數(shù)據(jù)讀寫部分是該系統(tǒng)邏輯設(shè)計(jì)最重要的部分，AD9484模數(shù)轉(zhuǎn)換之后的數(shù)據(jù)，經(jīng)過FPGA的降速控制之后，根據(jù)系統(tǒng)方案得到寫數(shù)據(jù)的原理仿真如圖6所示。

圖6 SRAM寫數(shù)據(jù)仿真時(shí)序圖

Data是模擬A/D產(chǎn)生的數(shù)據(jù)，數(shù)據(jù)產(chǎn)生的頻率為500 MHz，即500 M的數(shù)據(jù)緩存到FPGA的寄存器I中，再過2 ns產(chǎn)生的數(shù)據(jù)緩存到FPGA的寄存器II中，當(dāng)緩存2個(gè)數(shù)據(jù)后一次寫入存儲(chǔ)器中。

2.3 系統(tǒng)程序控制流程

系統(tǒng)程序流程圖如圖7所示，系統(tǒng)開始工作后，進(jìn)行初始化工作。由于FPGA的時(shí)鐘由外部晶振提供，采集數(shù)據(jù)之前，系統(tǒng)處于等待觸發(fā)狀態(tài)，此時(shí)FPGA處于低功耗狀態(tài)，其他器件處于不工作狀態(tài)。當(dāng)觸發(fā)信號(hào)產(chǎn)生，F(xiàn)PGA打開采集系統(tǒng)電源開關(guān)，使AD9484、AD8138都處于工作狀態(tài)，開始采集，當(dāng)采集完成之后(4 ms后),打開SRAM的電源開關(guān)，對(duì)數(shù)據(jù)進(jìn)行存儲(chǔ)，存儲(chǔ)完畢之后，等待上位機(jī)對(duì)數(shù)據(jù)的讀取。

圖7 系統(tǒng)軟件流程圖

3 試驗(yàn)驗(yàn)證

采用信號(hào)發(fā)生器為信號(hào)源進(jìn)行試驗(yàn)驗(yàn)證，輸入頻率為10 MHz的正弦波信號(hào)，對(duì)系統(tǒng)進(jìn)行操作讀數(shù)，在LabVIEW中得到以下結(jié)果如圖8。

圖8 試驗(yàn)讀數(shù)窗口

圖8讀數(shù)窗口界面上橫軸為點(diǎn)數(shù)，縱軸為量化的幅值，可以得到橫軸的游標(biāo)1與游標(biāo)2之差為500 MHz的采樣率，可得頻率為10 MHz與輸入信號(hào)頻率一致，對(duì)于縱軸經(jīng)過標(biāo)定縱軸對(duì)應(yīng)的值與被測(cè)信號(hào)真實(shí)的值呈線性比例關(guān)系：理性設(shè)計(jì)、裝配工藝流程設(shè)計(jì)、材料選定、工藝穩(wěn)定性和重復(fù)性。采用自主開發(fā)的硅油充灌技術(shù)，保護(hù)敏感芯體內(nèi)部芯片，隔離被測(cè)介質(zhì)，保證充灌保護(hù)液后的壓力敏感芯體精度和溫漂達(dá)到技術(shù)指標(biāo)要求。采用超聲焊接、氬弧焊機(jī)、電子束焊接等多種焊接工藝技術(shù)，確保傳感器內(nèi)部無可動(dòng)部件。另外通過溫度老化、通電老化以及機(jī)械沖擊的方法加速傳感器的應(yīng)力釋放，確保傳感器性能長(zhǎng)期穩(wěn)定、可靠。

4.3 信號(hào)電路可靠性設(shè)計(jì)

電路的設(shè)計(jì)具有低功耗、低熱漂移、電源變化抑制、抗電磁干擾等功能。確保產(chǎn)品在復(fù)雜環(huán)境下穩(wěn)定工作。所有電子元器件均采用高質(zhì)量等級(jí)的電子元器件，并經(jīng)專業(yè)器件篩選機(jī)構(gòu)進(jìn)行二次篩選，所有電子元器件遵循功率降額使用原則，電路的可靠性設(shè)計(jì)值優(yōu)于0.999 5。電路板經(jīng)過三防處理，滿足耐鹽霧、防霉菌的性能要求。整機(jī)產(chǎn)品經(jīng)過實(shí)際測(cè)試無論是產(chǎn)品的靜態(tài)特性、溫度特性、環(huán)境特性都滿足技術(shù)指標(biāo)要求，性能穩(wěn)定可靠。

5 結(jié)束語

該壓力傳感器目前已經(jīng)過設(shè)計(jì)定型，并完成小批量供貨，鑒定樣機(jī)及供貨樣機(jī)均經(jīng)過相關(guān)環(huán)境試驗(yàn)，證明其具有很強(qiáng)的環(huán)境適應(yīng)性，滿足水下裝置對(duì)壓力敏感組件的高抗振、耐沖擊、耐腐蝕、小型化及高精度等使用要求。

[1] 徐開先.實(shí)用新型傳感器及其應(yīng)用.沈陽：遼寧科學(xué)技術(shù)出版社.1995：47

[2] 梁峭，孫?，|，殷波，等.深度傳感器研制.儀表技術(shù)與傳感器，2009(S1)：164-166.

[3] 徐淑霞，孫海瑋，梁峭，等.新型小型化水深測(cè)控組件研制.儀表技術(shù)與傳感器，2013(12)：153-154.

Design Method for Small High-speed Acquisition System in Harsh Environment

YAO Qin-qin,MA Tie-hua,XIE Rui,CUI Li-li

(Key Laboratory of Electronic Measurement Technology,North University of China,Taiyuan 030051,China)

To meet the special requirement for high speed data acquirement in high pressure environment or some other harsh environments,a design of data acquirement system was proposed.By using Cyclone III series FPGA as the CPU to control the A/D chip AD9484 and SRAM.The power module of the acquirement system was analyzed and dynamically managed by power management system,which can fulfill the demands of low-power consumption,high performance,long usage time in limited volume and weight constraints.The design of mechanism encapsulation for protecting data logger in high-pressure environment was also proposed.The experimental results show that the data acquired are accurate and steady,and meet the requirements of high-pressure and leak-proof.So it can be used in high pressure experiment.

signal acquisition;SPS ;low power-consumption;FPGA;high pressure；SRAM

2014-03-14 收修改稿日期：2014-10-05

TP302

A

1002-1841(2015)03-0069-03

李樂強(qiáng)，高級(jí)工程師，主要從事工業(yè)自動(dòng)化及信號(hào)處理技術(shù)研究。E-mail:13991802922@139.com