聲發(fā)射檢測儀多路數(shù)據(jù)采集模塊

王銀玲，李華聰

(西北工業(yè)大學(xué)動力與能源學(xué)院，陜西西安 710072)

0 引言

保障現(xiàn)役飛機(jī)安全可靠飛行，延長其安全使用期限，首要任務(wù)就是要發(fā)現(xiàn)早期裂紋，通過早期預(yù)防性維護(hù)及修理。材料或者構(gòu)件在外加載荷的作用下，其內(nèi)部迅速釋放能量而產(chǎn)生瞬態(tài)彈性波，這種現(xiàn)象稱為聲發(fā)射。聲發(fā)射與常規(guī)無損檢測技術(shù)相比有2個基本特點:一是對動態(tài)缺陷敏感，在缺陷萌生和擴(kuò)展過程中能實時發(fā)現(xiàn);二是聲發(fā)射波來自缺陷本身而非外部，可以得到有關(guān)缺陷的豐富信息，檢測靈敏度與分辨率高。因此，在飛機(jī)疲勞損傷檢測中，聲發(fā)射檢測是一種重要檢測手段。

為了得到較高的采樣精度及傳輸速率，聲發(fā)射測試儀器通常采用有線的傳輸方式，數(shù)據(jù)直接通過電腦的PCI插槽或者USB送至計算機(jī)。而在采樣節(jié)點比較多，信道容量一定的情況下，必須降低采樣速率;另外此類儀器只能測試相對物固定不動的目標(biāo)，如果相對目標(biāo)移動則無法測量;在現(xiàn)場條件惡劣的環(huán)境下，此類測量勢必增加檢測人員的勞動強(qiáng)度。為此本文設(shè)計一種基于FPGA控制的多路高速數(shù)據(jù)采集模塊，將實時采集的數(shù)據(jù)存儲到SDRAM中，等聲發(fā)射事件結(jié)束后再將采集的數(shù)據(jù)通過無線方式發(fā)送出去。

1 總體設(shè)計方案

本設(shè)計要求傳感器通道數(shù)為4路，帶寬范圍為100～300 kHz，采樣分辨率不小于12 bit，各通道采樣間隔時間不大于1 μs。聲發(fā)射檢測儀整體設(shè)計思想為:首先由傳感器探頭將彈性波信號變?yōu)槲⑷醯碾娦盘枺賹⒃撾娦盘栠M(jìn)行放大處理，經(jīng)放大后的信號為交流信號，需要再通過增益調(diào)節(jié)轉(zhuǎn)變?yōu)橐欢ǚ档闹绷餍盘?其次直流信號經(jīng)過A/D轉(zhuǎn)換轉(zhuǎn)為數(shù)字量，再通過總線存入SDRAM中;最后等一個聲發(fā)射時間結(jié)束后，將SDRAM中的數(shù)據(jù)通過無線方式送到上位主機(jī)，再對這些數(shù)據(jù)進(jìn)行分析處理，整體模塊設(shè)計框圖如圖1所示。

圖1 聲發(fā)射整體模塊框圖

2 系統(tǒng)的硬件設(shè)計

聲發(fā)射信號的頻率分布與材料或構(gòu)件的具體特性有關(guān)，其范圍可從次聲波到超聲波，使用頻率在20 kHz～2 MHz之間。由于本設(shè)計針對金屬構(gòu)件，而裂紋的聲發(fā)射信號檢測的使用頻率范圍在100～300 kHz之間。針對這一點，檢測系統(tǒng)選用頻帶在50～200 kHz的聲發(fā)射傳感器R15A，該傳感器諧振頻率為75 kHz，適合在高靈敏度的檢測場合中使用。前置放大器選用1220系列，其可分為高通、低通及帶通3種規(guī)格，根據(jù)檢測目標(biāo)的實際情況，最終選擇增益20 dB、40 dB和60 dB可調(diào)，頻率范圍100～300 kHz，具有單端和差動兩種輸入方式(本設(shè)計選擇單端方式)，+28 V(0.2 A)DC供電型號為1220－100－300BP的帶通前置放大器。

2.1 增益調(diào)節(jié)電路

經(jīng)過前置放大輸出信號的幅值在±10 V范圍，所以要通過增益調(diào)節(jié)電路對其幅度進(jìn)行調(diào)制，將±10 V的信號調(diào)制為一個直流電壓信號。調(diào)制電路如圖2所示，C1為隔直電容，VREF2為系統(tǒng)+2 V的參考電壓，先通過前一級運放AD8066經(jīng)過增益為1的電壓跟隨，然后再通過后一級運放AD8066進(jìn)行翻轉(zhuǎn)，輸出－2 V的參考電壓，最后將前置放大信號與－2 V的參考電壓通過AD8065進(jìn)行差分運算。在此電路圖中，AD8065的3、4引腳壓差可忽略不計，穩(wěn)壓二極管D1、D2起限壓保護(hù)作用，經(jīng)過AD8065放大后的輸出電壓計算公式如式(1)。通過電路圖可得，要將輸出信號 的范圍設(shè)置在1～3 V，取R3、R4、R5為1 kΩ，R6為19 kΩ，其滿足電路要求，R6為可變電阻，可以動態(tài)調(diào)節(jié)增益，而輸出計算公式為

圖2 增益調(diào)節(jié)電路

2.2 模數(shù)轉(zhuǎn)換電路

通過增益調(diào)節(jié)將±5 V信號轉(zhuǎn)變?yōu)?～3 V，接下來要進(jìn)行A/D轉(zhuǎn)換。由于放大器的范圍為100～300 kHz，根據(jù)奈奎斯特采樣定理和探頭探測聲發(fā)射信號的頻率范圍，則要求A/D的采樣頻率為600 kHz或以上，為了使重構(gòu)信號波形完美，根據(jù)實際經(jīng)驗，A/D采樣頻率選擇 2.5 MHz。A/D轉(zhuǎn)換芯片選用AD9226，為單路數(shù)據(jù)轉(zhuǎn)換，其采樣精度為12 bit，最高采樣速率為65 MSPS。A/D轉(zhuǎn)換電路如圖3所示。

圖3 A/D轉(zhuǎn)換電路

AD9226的1腳為FPGA發(fā)送的時鐘信號，VINA和VINB為模擬量輸入端，在本設(shè)計中采用單端輸入模式，增益調(diào)節(jié)后的信號ADCIN通過33 Ω的電阻接入AD9226的23腳作為輸入信號。AD9226的24腳通過33 Ω電阻接入VREF，電阻R11、R12起限流作用。AD9226的SENSE引腳接地，VREF輸出2 V的標(biāo)準(zhǔn)電壓;OTR引腳為信號幅值檢測端，當(dāng)AD9226輸入信號幅值超出輸入范圍時將輸出高電平1;通過MODE引腳設(shè)置輸出數(shù)據(jù)格式，本設(shè)計接地則輸出數(shù)據(jù)為二進(jìn)制格式，BIT1～BIT12為輸出的二進(jìn)制信號。

由于多路ADC同時采集，要求各通道采樣間隔時間不大于1 μs，直接通過MCU控制不能達(dá)到要求，因此在數(shù)字電路部分添加了可編程邏輯器件用于ADC采樣時序控制與數(shù)據(jù)緩存，可編程邏輯器件可以真正實現(xiàn)各通道的并行同步采樣。

2.3 FPGA及外圍存儲電路

可編程邏輯器件采用EP2C8Q208C8，此芯片是整個模塊的核心，采用PQFP的封裝形式，有208個引腳。EP2C8Q208C8的外部時鐘源為50 MHz，可以通過PLL進(jìn)行倍頻。由于在A/D轉(zhuǎn)換電路中選擇AD9226的28引腳SSOP封裝結(jié)構(gòu)，優(yōu)點是引腳較少，布線方便。但AD9226沒有片選使能位，所以4路A/D轉(zhuǎn)換中AD9226的輸出引腳不能采用總線方式，需要占用較多的EP2C8Q208C8引腳資源，而好處是FPGA可以實現(xiàn)真正意義上的4路信號同步采集，達(dá)到零延時。

通常在數(shù)據(jù)吞吐量大的地方采用FIFO以實現(xiàn)數(shù)據(jù)緩沖，這種結(jié)構(gòu)又稱為乒乓結(jié)構(gòu)。乒乓結(jié)構(gòu)是一種典型的用于數(shù)據(jù)流控制的處理技巧，它通過對輸入輸出地址線的操作分別對輸入輸出數(shù)據(jù)塊進(jìn)行切換，把經(jīng)過緩沖結(jié)構(gòu)的數(shù)據(jù)不停留地送到后續(xù)單元進(jìn)行傳輸或運算等處理。整個乒乓結(jié)構(gòu)作為一個整體，對于輸入數(shù)據(jù)流和輸出數(shù)據(jù)流都是連續(xù)不停頓的，符合流水線處理的思想。但是數(shù)據(jù)采集速率只有2 MHz，而FPGA讀寫SDRAM的能力在正常工作時可以達(dá)到100 MHz，所以沒必要添加FIFO，另外在一些數(shù)據(jù)量大的情況下，可以通過QuartusⅡ軟件基于SOPC快速建立片內(nèi)FIFO。

數(shù)據(jù)暫存單元選擇SDRAM，其型號為HY57V2562GTR，容量 256 Mbit(16 M ×16 bit)、16 bit總線，工作頻率133 MHz。本設(shè)計給其時鐘引腳頻率選擇2倍頻，也就是100 MHz。SDRAM在整個FPGA系統(tǒng)中扮演的角色相當(dāng)于電腦中的內(nèi)存條，是整個FPGA的緩存區(qū)，既存儲FPGA運行時的程序，也存儲A/D轉(zhuǎn)換后的數(shù)據(jù)。SDRAM的連接方式如圖4所示，S_A［0～12］為地址線接口，BA0和BA1為SDRAM的bank存儲選擇位;S_DB［0～15］為16位數(shù)據(jù)線接口。

2.4 網(wǎng)絡(luò)接口電路

采集的數(shù)據(jù)需要通過以太網(wǎng)無線發(fā)射出去，EP4CE6F17C8可以通過SOPC配置網(wǎng)絡(luò)接口，本設(shè)計網(wǎng)口芯片采用ENC28J60。ENC28J60是28引腳獨立以太網(wǎng)控制器。目前市場上大部分以太網(wǎng)控制器的封裝均超過80引腳，而符合IEEE 802.3協(xié)議的ENC28J60只有28引腳，既能提供相應(yīng)的功能，又可以大大簡化相關(guān)設(shè)計，減小板載空間。

圖4 SDRAM接口

以太網(wǎng)接口電路如圖5所示，ENC28J60的工作頻率為25 MHz，晶振連接在OSC1和OSC2引腳之間。在差分接收引腳(TPIN+/TPIN－)上，需要一個專用于10BASE－T操作的1:1脈沖變壓器;在差分發(fā)送引腳(TPOUT+/TPOUT－)上需要外接一個帶有中心抽頭的1∶1脈沖變壓器，變壓器應(yīng)具有2 kV以上的電壓隔離性能，來防止靜電干擾。兩個變壓器均需要額外的2個50 Ω(精度1%)的電阻和1個0.01 μF的電容與特定端相連;由于ENC28J60內(nèi)部模擬電路的需要，在RBIAS引腳與地之間接一個2 kΩ(精度為1%)的電阻。

圖5 以太網(wǎng)接口電路圖

3 軟件設(shè)計及測試

在整個數(shù)據(jù)采集模塊中，核心控制功能通過FPGA完成，軟件開發(fā)采用QuartusⅡ11.0開發(fā)環(huán)境。由于該模塊放大、濾波以及增益調(diào)節(jié)已通過硬件完成，所以軟件設(shè)計只需要從模數(shù)轉(zhuǎn)換開始。由于FPGA采用的是一種模塊化設(shè)計思想，各模塊系統(tǒng)具有獨立性及非時序性，使得完全意義的并行處理成為可能。本設(shè)計共計4路模擬輸入，要求A/D采樣精度12 bit，相互通道采樣時間精度間隔1 μs以內(nèi)。A/D采樣4路獨立輸入，所以系統(tǒng)可以實現(xiàn)真正的零延時。首先要對A/D轉(zhuǎn)換建模，AD9226給一個外部時鐘信號，則進(jìn)行一次A/D轉(zhuǎn)換。對A/D轉(zhuǎn)換模塊1的建模程序如下所示，CLK為外部時鐘源信號，本設(shè)計為50 MHz;AD_IN為AD轉(zhuǎn)換得到的12 bit數(shù)據(jù);AD_CLK為模數(shù)轉(zhuǎn)換時鐘信號，由于本設(shè)計采樣最高頻率為300 kHz，所以根據(jù)采樣定理及實際經(jīng)驗，最終采樣頻率取2.5 MHz，所以要進(jìn)行20倍分頻。由于要對SDRAM以及網(wǎng)絡(luò)接口控制，所以利用SOPC建立軟核，SDRAM工作頻率為100 MHz，需要通過PLL倍頻，建立 PLL可以使外部時鐘實現(xiàn)真正意義上的一致，SDRAM的讀寫與以太網(wǎng)接口軟件設(shè)計請查閱相關(guān)資料。A/D轉(zhuǎn)換建模如下所示，其余3個A/D模塊與其類似:

AD_OUT輸入到SignalTap中A/D轉(zhuǎn)換的采集信號，Signal-TapⅡ是一款功能強(qiáng)大且極具實用性的FPGA片上debug工具軟件，它集成在FPGA開發(fā)工具QuartusⅡ中，通過其實現(xiàn)軟件調(diào)試。通過數(shù)字信號發(fā)生器給一個頻率300 kHz，幅度為5.0Vpp的正弦信號，在通道0上通過SignalTap仿真輸出的時序圖如圖6所示，可以看出采集的數(shù)據(jù)波形與輸入相吻合。

圖6 A/D轉(zhuǎn)換功能仿真結(jié)果

4 結(jié)束語

目前在儀表檢測及工業(yè)控制領(lǐng)域，多路數(shù)據(jù)采集系統(tǒng)的應(yīng)用非常廣泛。為了得到信息的細(xì)小特征，高采樣速率、高精度將是數(shù)據(jù)采集的發(fā)展方向。本文介紹的多路數(shù)據(jù)采集模塊，通過FPGA控制模數(shù)轉(zhuǎn)換，實現(xiàn)了數(shù)據(jù)的高速采樣、高精度、零延時這一聲發(fā)射檢測系統(tǒng)要求。此外，對該模塊進(jìn)行簡單的修改，還可以應(yīng)用于智能儀表數(shù)據(jù)采集、自動化設(shè)備檢測中。

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