CCSK編碼序列解擴解調(diào)FPGA實現(xiàn)研究

崔海涵

（北方工業(yè)大學(xué) 電子信息工程學(xué)院，北京 100144）

0 引言

CCSK（Cyclic Code Shift Keying）循環(huán)擴頻調(diào)制是一種多進制（M 進制）非正交的編碼擴頻信號。與多進制正交擴頻信號MOS（M-ary Orthogonal Signaling）相比，同樣具有頻譜效率高、LPI-LPD（低截獲- 低檢測）特性和優(yōu)良的誤碼性能，同時，具有比MOS 硬件實現(xiàn)簡單、計算量小等優(yōu)點，從而被廣泛應(yīng)用于現(xiàn)代通信系統(tǒng)中[1]。

1 CCSK編碼序列發(fā)送

直接序列擴頻系統(tǒng)中，32bit的擴頻編碼只能表示1bit的數(shù)據(jù)信息，信息的速率為碼速率的1/32，本文中介紹的循環(huán)位移鍵控（CCSK）信息編碼方式則可以用32bit的擴頻編碼表示4bit的數(shù)據(jù)信息。這樣的編碼方式可以使32bit的數(shù)據(jù)編碼攜帶4bit的有效數(shù)據(jù)信息，從而實現(xiàn)了直接序列擴頻調(diào)制的4倍的信息速率。而對于接收方，也就同樣的可以解調(diào)出4倍的數(shù)據(jù)信息，從而實現(xiàn)了較高的信息量傳遞目的。

本文中采用了4/32bit的擴頻映射，使用CCSK循環(huán)移位碼進行發(fā)送，發(fā)送序列如表1所示。

擴展后碼元序列采用半正弦脈沖成型，脈沖成型函數(shù)如下式所示。

表1 CCSK數(shù)據(jù)碼字映射關(guān)系表Table 1 CCSK data word mapping table

O-QPSK調(diào)制的時候，碼片序列分為正交的I、Q兩路，編碼為偶數(shù)的碼元輸入到I相位的載波上，編碼為奇數(shù)的碼元輸入到Q相位的載波上，例如：4bit碼元0000對應(yīng)的32bit的CCSK碼字為1101100111000011010100100010111 0，編碼為偶數(shù)的I路數(shù)據(jù)就是1010100100010111，編碼為奇數(shù)的Q路數(shù)據(jù)就是1101100111000001。在實現(xiàn)上為了使I路和Q路的相位存在偏移，Q路碼元相對于I路要延返Tc秒發(fā)送，Tc是碼元速率的倒數(shù)[2]。

本文采用O-QPSK（偏移四相相移鍵控）調(diào)制方式，它與原有的QPSK是相同的相位關(guān)系，是一種QPSK的改進型調(diào)制方式。之所以采用這種調(diào)制方式是因為其將同相和正交兩條的碼流數(shù)據(jù)在時間上錯開了半個碼元周期。O-QPSK碼元相位偏移關(guān)系如圖1所示。

Q路相對于I路錯后了半個碼元周期，由于這兩條支路的相位存在錯位，所以每次只有一路可能發(fā)生正負極性翻轉(zhuǎn)，而不會發(fā)生兩支路碼元正負極性同時翻轉(zhuǎn)的現(xiàn)象，因此O-QPSK信號相位只能跳變0°、±90°，而不會出現(xiàn)180°倒相。這樣信號通過BPF(帶通濾波器)后的包絡(luò)起伏小，性能得到了改善，尤其是對降低旁瓣再生和頻譜擴展具有很好的作用。

圖1 O-QPSK碼元相位偏移關(guān)系Fig.1 O-QPSK code phase-shift relationships

2 CCSK編碼解擴解調(diào)FPGA實現(xiàn)

2.1 O-QPSK解擴解調(diào)數(shù)學(xué)原理

發(fā)送的數(shù)據(jù)比特信息和對應(yīng)的CCSK編碼序列如表2所示。

表2 下行鏈路CCSK編碼序列標號表Table 2 Downlink CCSK coding sequence number table

數(shù)據(jù)信號解擴解調(diào)過程：

經(jīng)過信道傳輸后的輸入數(shù)據(jù)表達式u (t)：

經(jīng)過LPF后高頻分量被濾掉之后的得到信號，如下：

上面做相干用到了16個相關(guān)器。但是,由序列m與序列m-8的共輒特性,可以把相關(guān)器降低到8個。這樣就大大降低了實現(xiàn)的復(fù)雜度。

序列m與序列m + 8的相關(guān)模平方值最大。這樣只需要用前8個碼序列做相關(guān)解調(diào)就完全夠了。解調(diào)時用接收到奇偶部分別于前8個PN序列做正、負相關(guān),正相關(guān)作為序列0#-7#的峰值,負相關(guān)所得結(jié)果作為序列8#-15#的結(jié)果。

2.2 CCSK編碼解擴解調(diào)相關(guān)性仿真

如圖2所示，給出了對本項目所采用CCSK O-QPSK解調(diào)解擴結(jié)構(gòu)仿真所得的相關(guān)峰值情況。本仿真以第三個序列輸入，分別觀察對應(yīng)于16個本地序列的相關(guān)匹配度。圖中橫軸為輸入序列與本地序列之間的相位偏差，單位為四分之一碼片（本地對信號的采樣率為碼元速率的4倍）；縱軸為按照式（10）計算的結(jié)果（對最高峰值，計算方法是IQ兩路分別完全匹配相關(guān)，兩路分別得到64（16個碼片，每個碼片4的采樣點），兩個相關(guān)值相加在平方，接近16384）。從圖中可以看出，本地第三個序列的匹配度輸出峰值最高，可以可靠的解調(diào)解擴出所接收的信息數(shù)據(jù)bit。

圖2 CCSK擴頻編碼解擴解調(diào)判決比較仿真圖Fig.2 CCSK despreading and demodulation spread spectrum coding decision simulation

2.3 CCSK解擴解調(diào)的FPGA實現(xiàn)

CCSK擴頻編碼O-QPSK解擴解調(diào)的FPGA實現(xiàn)邏輯如圖3所示。首先對接收信號分別與本地中頻載波的兩個正交相位相乘，將接收信號變?yōu)榱阒蓄l信號。然后分別與本地產(chǎn)生的16個軟擴頻序列的奇部與偶部分別相關(guān)運算，然后按照公式（10）得出的 進行平方求和運算，可分別得到輸入信號相對于16個軟擴頻序列的匹配度，最后，通過與預(yù)設(shè)判決門限比較以及16個匹配度峰值搜索，取得16路輸出的最大峰值所對應(yīng)的序列編號。最后，對所獲得的編號進行4bit數(shù)據(jù)映射，完成信號的非相關(guān)解調(diào)解擴。

圖3 CCSK的O-QPSK解擴解調(diào)的FPGA實現(xiàn)邏輯Fig.3 CCSK O-QPSK FPGA implementation of despreading and demodulation logic

使用Xilinx公司的最新開發(fā)平臺Vivado開發(fā)套件進行FPGA的實現(xiàn)，實現(xiàn)過程中參照圖3所示進行編程，在采用流水線操作可以降低信號延遲風(fēng)險，提高接收系統(tǒng)整體速度，這樣做可以說用最小的寄存器延遲代價換取資源的和速度的最大化。

在實現(xiàn)過程中，參照Link16信號傳輸格式，采用的是單脈沖符號包發(fā)送方法，每個編碼序列之間加入了4chip的間隔，如圖4所示。此舉目的為的是能夠在編碼序列存入寄存器后能夠使用流水線操作。可以使編碼序列之間有充分時間進行匹配濾波，平方求和以及比較最大值操作。由于匹配濾波和比較最大值過程中有相應(yīng)的寄存器延遲，所以需要有時間來進行數(shù)據(jù)的傳遞和儲存，這也是工程中常用的用速度換取準確率的方法。

圖4 編碼序列間4chip間隔時序圖Fig.4 Code sequence 4chip interval between sequence diagrams

圖5 分級流水線操作實現(xiàn)圖Fig.5 Grade pipelining implementation diagram

由于FPGA的是并行處理數(shù)據(jù)的，16路信號完成匹配濾波平方求和后的信號需要同時進行比較，得出最大值一路的數(shù)據(jù)符號。在具體實現(xiàn)中多位多組信號比較判斷最大值過程中本文采用了分級流水線操作，首先將16組完成匹配濾波平方求和后的信號在同一時刻同時存入16個多位寄存器中，這16個多位寄存器在比較過程中的值是不會變的，直到下一組數(shù)據(jù)到來時刻。存入寄存器的16個數(shù)據(jù)采用16-4-2-1流水線操作，用3個時鐘的寄存器延遲換取了整個系統(tǒng)的時序約束滿足要求。

采用的分級流水線定義如圖5所示。

綜合出的流水線原理圖如圖6所示。

圖6 分級流水線原理圖Fig.6 Classification line schematic

3 仿真結(jié)果

仿真模擬了發(fā)送端發(fā)送0010數(shù)據(jù)符號的CCSK擴頻碼，發(fā)送信號的幅值用+127和-127表示信號的+1和-1調(diào)制后零中頻的信號。信號的接收端各路經(jīng)過圖4中的FPGA結(jié)構(gòu)之后得到各路最大值信號，各路最大值信號經(jīng)過比較得出的最大值就是相應(yīng)的數(shù)據(jù)符號。

如圖7所示，可以看出signal_2路（代表數(shù)據(jù)符號0010）在數(shù)據(jù)最大值比較時刻最大，峰值15235，明顯比其他路大，這樣就正確的解出相應(yīng)的數(shù)據(jù)信息了。

圖7 CCSK解擴解調(diào)FPGA實現(xiàn)仿真結(jié)果Fig.7 CCSK despreading and demodulation simulation of FPGA implementation results

4 總結(jié)

本文通過FPGA實現(xiàn)了CCSK的解擴解調(diào)過程，達到了9dB的擴頻增益，對發(fā)送的原始4bit數(shù)據(jù)信息完整準確的進行了解調(diào)，同時兼顧到了FPGA的資源和時序約束問題，同時又加入了類似Link16的編碼序列發(fā)送格式，提高了數(shù)據(jù)處理效率。

[1]王立雅,周 亮.CCSK編碼擴頻技術(shù)及其應(yīng)用[J].信息安全與通信保密,2009, 11.

[2]董俊麗 .符合IEEE 802.15.4b標準的接收機基帶電路設(shè)計[D].南京:東南大學(xué)工學(xué),碩士學(xué)位論文,2010.