智能卡去激活測(cè)試問(wèn)題分析與解決方法

周代衛(wèi) 中國(guó)信息通信研究院泰爾終端實(shí)驗(yàn)室工程師

張沛 中國(guó)信息通信研究院泰爾終端實(shí)驗(yàn)室工程師

周宇 中國(guó)信息通信研究院泰爾終端實(shí)驗(yàn)室高級(jí)工程師

孫向前 中國(guó)信息通信研究院泰爾終端實(shí)驗(yàn)室國(guó)際認(rèn)證部主任，高級(jí)工程師

泰爾檢測(cè)

智能卡去激活測(cè)試問(wèn)題分析與解決方法

周代衛(wèi) 中國(guó)信息通信研究院泰爾終端實(shí)驗(yàn)室工程師

張沛 中國(guó)信息通信研究院泰爾終端實(shí)驗(yàn)室工程師

周宇 中國(guó)信息通信研究院泰爾終端實(shí)驗(yàn)室高級(jí)工程師

孫向前 中國(guó)信息通信研究院泰爾終端實(shí)驗(yàn)室國(guó)際認(rèn)證部主任，高級(jí)工程師

針對(duì)移動(dòng)通信終端設(shè)備檢測(cè)認(rèn)證中常見(jiàn)的一類(lèi)智能卡去激活測(cè)試失敗問(wèn)題，通過(guò)借助專(zhuān)用測(cè)試工具實(shí)際比對(duì)和驗(yàn)證，深入分析并定位了問(wèn)題原因，進(jìn)一步提出了一種通過(guò)軟件控制的分段降壓法。該方法通過(guò)了實(shí)際驗(yàn)證，并且具有不改動(dòng)硬件設(shè)計(jì)，同時(shí)不影響其他一致性測(cè)項(xiàng)的優(yōu)點(diǎn)。

智能卡 機(jī)卡接口 去激活 邏輯電位

1 引言

智能卡SIM（SubscriberIdentityModule，用戶(hù)身份識(shí)別模塊）/UICC（Universal Integrated Circuit Card，通用集成電路卡）作為通信系統(tǒng)中用戶(hù)身份識(shí)別和安全加密的主要載體，被廣泛應(yīng)用于移動(dòng)通信終端、銀行社?？?、交通充值卡、物聯(lián)網(wǎng)嵌入式SIM卡等業(yè)務(wù)領(lǐng)域。其去激活過(guò)程通常發(fā)生在終端設(shè)備關(guān)機(jī)、SIM卡冷重啟（Cold Reset）或機(jī)卡接口電壓切換（Voltage Switching）時(shí)。為防止對(duì)SIM/UICC電路芯片的損壞，機(jī)卡接口各管腳掉電次序和電氣特性需符合ISO/IEC/ETSI相關(guān)技術(shù)規(guī)范。

在ISO/IEC7816-3章節(jié)6.4中規(guī)定：當(dāng)信息交換完成或終止后，如SIM卡無(wú)響應(yīng)、SIM卡被移除，終端設(shè)備需按如下順序去激活機(jī)卡接口電路：

（1）RST管腳（C2）切換至邏輯低電位L。

（2）CLK管腳（C3）切換至邏輯低電位L，除非CLK已經(jīng)終止并處于低電位。

（3）I/O管腳（C7）切換至邏輯低電位L。

（4）VCC管腳（C1）去激活。

可見(jiàn)，終端在去激活時(shí)機(jī)卡接口電氣特性需滿(mǎn)足各管腳掉電次序和電壓特性?xún)煞矫娴男枨蟆?/p>

以上技術(shù)要點(diǎn)在移動(dòng)終端設(shè)備機(jī)卡接口一致性測(cè)試標(biāo)準(zhǔn)中都有完整涵蓋，如ETSITS 102 230TC 5.1.3（UICC）和3GPP TS 51.010-1 TC 27.17.1.4（SIM）。并且，這些測(cè)試?yán)鶠橥ㄐ沤K端設(shè)備國(guó)內(nèi)進(jìn)網(wǎng)檢測(cè)CTA或歐美自愿性測(cè)試GCF/PTCRB中的A類(lèi)測(cè)項(xiàng)，即所有認(rèn)證終端必須通過(guò)。

2 問(wèn)題分析

SIM/UICC去激活機(jī)卡接口電氣特性測(cè)試步驟可概括為：

（1）被測(cè)終端設(shè)備連接上測(cè)試模擬卡。

（2）終端設(shè)備開(kāi)機(jī)并正常關(guān)機(jī)或觸發(fā)電壓切換過(guò)程。

測(cè)試中，與模擬卡相連的探測(cè)儀（Probe）通過(guò)檢測(cè)關(guān)機(jī)或電壓切換時(shí)機(jī)卡接口各管腳的時(shí)域和電氣特性來(lái)判定終端是否符合技術(shù)標(biāo)準(zhǔn)，特別是“其他各管腳必須在VCC離開(kāi)高電位之前到達(dá)低電位”的要求。實(shí)際測(cè)試系統(tǒng)通常選用德國(guó)COMPRIONIT3測(cè)試平臺(tái)，其連接圖如圖1所示。

然而，在測(cè)試中部分終端設(shè)備常無(wú)法通過(guò)該測(cè)試，主要原因?yàn)闄C(jī)卡接口各管腳去激活順序不符合上述要求。在測(cè)試系統(tǒng)中常出現(xiàn)如圖2的提示。

從系統(tǒng)提示可知，該類(lèi)常見(jiàn)SIM/UICC去激活測(cè)試失敗的主要原因在于機(jī)卡接口各管腳去激活時(shí)的掉電順序，而與報(bào)錯(cuò)提示相對(duì)應(yīng)的時(shí)間點(diǎn)為I/O_LOG最后的電位切換時(shí)刻。從L1波形圖和各步驟時(shí)間偏移量可知：RST、CLK、I/O和VCC4個(gè)管腳的邏輯電位轉(zhuǎn)換時(shí)序（即RST→CLK→I/O→Vcc）是符合測(cè)試標(biāo)準(zhǔn)中的規(guī)定的。圖2中VPP管腳（C6）用于為SIM運(yùn)行時(shí)提供額外電壓，相關(guān)技術(shù)規(guī)范中是可選支持的，且現(xiàn)行終端均將其直接連到VCC上，在本測(cè)試中不作為考察因素之一。

圖1 測(cè)試系統(tǒng)連接圖

圖2 測(cè)試?yán)∠到y(tǒng)結(jié)果

為進(jìn)一步分析各管腳實(shí)際電壓信號(hào)，借助安捷倫混合信號(hào)示波器測(cè)得的模擬信號(hào)波形如圖3所示。

圖3中VSIM為VCC，DATA為I/O，CLOCK為CLK（下同）。從圖中來(lái)看，各管腳掉電順序也滿(mǎn)足RST→CLK→I/O→Vcc的要求，和圖2中邏輯波形圖相一致。然而，仔細(xì)對(duì)比發(fā)現(xiàn)I/O管腳波形在VCC掉電時(shí)刻出現(xiàn)瞬時(shí)脈沖，其峰值達(dá)到輸入邏輯高電位，導(dǎo)致其邏輯狀態(tài)在處于低電位L后重新被判定為高電位H，并維持了約20ns，即圖2中I/O_LOG管腳上標(biāo)記的瞬時(shí)脈沖。然而，從其持續(xù)時(shí)間和占空比來(lái)看，該脈沖并非由基帶芯片觸發(fā)的數(shù)據(jù)收發(fā)所致，因此不需對(duì)I/O做軟件鎖死處理。

在局部放大該波形圖后進(jìn)一步發(fā)現(xiàn)其下降沿與VCC同步，且信號(hào)幅度和下降趨勢(shì)完全一致，具體對(duì)比結(jié)果如圖4所示。

造成上述I/O管腳信號(hào)毛刺出現(xiàn)的原因主要為電源管理芯片PMIC或SIM控制器的輸出控制導(dǎo)致電壓瞬時(shí)被拉起。而此信號(hào)毛刺在終端設(shè)備中普遍存在，通過(guò)該測(cè)試的終端依然存在。而這主要和SIM/UICC部分的電路邏輯設(shè)計(jì)有關(guān)，通常其原理圖如圖5所示。

在測(cè)量系統(tǒng)的配置中，I/O管腳邏輯電位IO_LOG對(duì)應(yīng)了如下4個(gè)門(mén)限：

（1）I/O-HIGH-Max。

（2）I/O-HIGH-Min。

（3）I/O-LOW-Max。

（4）I/O-LOW-Min。

其中邏輯電位從H切換至L時(shí)的門(mén)限為I/OHIGH-Min，對(duì)于ClassB(3 V)SIM卡取值為2.25V，對(duì)于ClassC(1.8V)SIM卡為1.35V。

類(lèi)似地，VCC管腳邏輯電位同樣對(duì)應(yīng)了4個(gè)門(mén)限：

（1）VCC-High-Max。

（2）VCC-High-Min。

（3）VCC-Low-Max。

（4）VCC-Low-Min。

圖3 去激活時(shí)各管腳電壓波形圖

圖4 VCC和I/O波形局部放大圖

其中，VCC-High-Min和I/O-High-Min的取值一致。不同的是，VCC_LOG對(duì)應(yīng)單獨(dú)的最低電壓門(mén)限，取值為0.5V。其模擬信號(hào)和邏輯信號(hào)對(duì)應(yīng)關(guān)系如圖6所示。

圖5 SIM/UICC邏輯電路圖

圖6 VCC管腳模擬和邏輯信號(hào)圖

因此，對(duì)于時(shí)間上對(duì)齊且幅度和下降速率一致的I/O和VCC管腳信號(hào)，因I/O_LOG和VCC_VHMIN的門(mén)限值一致，其邏輯信號(hào)切換時(shí)間點(diǎn)也一致，而VCC_VHMIN從H變成L為本測(cè)試中VCC離開(kāi)高電位的參考時(shí)間點(diǎn)，所以I/O管腳不滿(mǎn)足“必須在VCC離開(kāi)高電位之前到達(dá)低電位”的要求，最終導(dǎo)致測(cè)試?yán)　?/p>

在邏輯波形圖上，VCC_LOG由于門(mén)限相比于I/O_LOG較低，其狀態(tài)切換時(shí)間點(diǎn)要晚于I/O_LOG，但是由于VCC_LOG僅是VCC管腳的邏輯參考狀態(tài)之一，不是測(cè)試時(shí)參考的主要依據(jù)。具體可從圖7中新引入VCC_VHMIN邏輯信號(hào)后的波形圖中清晰地看到測(cè)試?yán)〉脑驗(yàn)椋篒/O_LOG和VCC_VHMIN同步回落低電位。

圖7 引入VCC_VHMIN后的邏輯波形圖

3 解決方法

從以上分析可知，該測(cè)試?yán)〉闹饕蛟谟贗/O管腳最后的突發(fā)脈沖信號(hào)，而該信號(hào)毛刺是由PMIC或SIM控制器在控制VCC掉電時(shí)觸發(fā)的。通過(guò)修改濾波電容或者設(shè)置VCC去激活延遲等方式并不能完全消除此信號(hào)，也不能克服I/O_LOG和VCC_ VHMIN同步下降的問(wèn)題。

鑒于VCC掉電時(shí)I/O和VCC管腳都有此信號(hào)毛刺，且I/O_LOG狀態(tài)轉(zhuǎn)換門(mén)限由I/O-High-Min決定，VCC由VCC_VHMIN決定，因此可采取由PMIC或SIM控制器觸發(fā)的分段降壓法克服此問(wèn)題，其思路為：

（1）VCC電壓逐步降到I/O-High-Min以下（如ClassC1.2V）并維持一段時(shí)間（如10ms）。

（2）通過(guò)VSIM_EN停用VCC。

此方法的優(yōu)點(diǎn)在于：雖然I/O管腳最后時(shí)刻仍存在和VCC一致的信號(hào)毛刺，但其峰值已低于I/O-High-Min這一門(mén)限，所以I/O_LOG可在數(shù)據(jù)傳輸終止后仍保持邏輯低電位而不被暫時(shí)拉起，而VCC_VHMIN和VCC_LOG按原門(mén)限正常切換至低電位。

此外，該方法無(wú)需對(duì)現(xiàn)有硬件設(shè)計(jì)做修改，只需要在SIM軟件控制部分稍作修改即可。采用此方法后終端關(guān)機(jī)時(shí)實(shí)際測(cè)量的I/O和VCC波形圖如圖8所示。

圖8中上面的波形為VCC管腳，下面的波形為IO管腳。從圖中可知，雖然I/O管腳最后仍存在和VCC一致的信號(hào)毛刺，但其電壓水平始終處于I/O-High-Min門(mén)限以下，故不會(huì)再次回到邏輯高電位，也就不存在和VCC_VHMIN同時(shí)回落到邏輯低電位的問(wèn)題。該方案可解決SIM/UICC去激活測(cè)試失敗的問(wèn)題，經(jīng)過(guò)實(shí)際測(cè)試驗(yàn)證能正常通過(guò)相關(guān)測(cè)試?yán)瑫r(shí)也不會(huì)對(duì)其他測(cè)項(xiàng)帶來(lái)負(fù)面影響。

4 結(jié)束語(yǔ)

綜上所述，SIM/UICC去激活測(cè)試?yán)械年P(guān)鍵時(shí)序參考點(diǎn)為VCC管腳邏輯電位切換點(diǎn)，其高電位門(mén)限值VCC_VHMIN和I/O管腳邏輯門(mén)限I/O_LOG保持一致，通常由于I/O管腳在VCC掉電時(shí)也出現(xiàn)瞬時(shí)脈沖波形，I/O_LOG和VCC_VHMIN將同步回落至低電位導(dǎo)致測(cè)試?yán)?。而測(cè)試系統(tǒng)中指示的VCC邏輯信號(hào)VCC_LOG并非實(shí)際衡量的指標(biāo)，也對(duì)失敗測(cè)例的分析帶來(lái)了一定的干擾。

去激活過(guò)程中VCC掉電信號(hào)毛刺會(huì)同步傳導(dǎo)到I/O管腳而難以避免，也難以通過(guò)常規(guī)的改變?yōu)V波電容值或增加VCC掉電延時(shí)的方法來(lái)處理，且伴隨的硬件設(shè)計(jì)變更將導(dǎo)致大批量樣機(jī)處理成本的劇增，并會(huì)對(duì)其他正常信號(hào)產(chǎn)生影響。而本文中提出的通過(guò)軟件控制的分段降壓法則從根本上避免了此信號(hào)毛刺對(duì)I/O管腳邏輯電位的影響，從而可確保各管腳去激活的時(shí)序和電氣特性完全符合SIM/UICC技術(shù)規(guī)范的要求，同時(shí)更低的峰值電壓也降低了SIM/UICC電路芯片被損壞的風(fēng)險(xiǎn)。

圖8 改進(jìn)后實(shí)測(cè)波形圖

1 ETSI TS 102 230 V10.1.1.Smart Cards;UICC-Terminal Interface;Physical,Electrical and Logical Test Specification. 4,2014

2 ETSI TS 102 221 V11.1.0.Smart Cards;UICC-Terminal Interface;Physical and Logical Characteristics.11,2013

3 3GPP TS 51.010-1 V12.0.0.Digital Cellular Telecommunications System(Phase 2+);Mobile Station(MS)Conformance Specification;Part 1:Conformance Specification.3,2014

4 3GPP TS 11.11 V8.14.0.Terminals Specification of the Subscriber Identity Module-Mobile Equipment(SIM-ME) Interface.6,2007

5 ISO/IEC 7816 Series(2006).Identification Cards-Integrated Circuit Cards-Part 3:Cards with Contacts-Electrical Interface and Transmission Protocols.11,2006

6 COMPRION IT3 Test Platform User Manual Version.2013

Analysis and Solution of Smart Card Deactivation Test Failure

Based on a class of common failure issue during SIM/UICC deactivation testing of mobile terminals,a dedicate testing tool and measurement method are used to analyze the fail logs and to compare the possible factors.This paper locates the root cause of the problem through in-depth analysis,and further proposes a software-controlled powerdrop method by two stages.With actual verification result,this method does not impact the hardware design and achives the advantage of consistent conformance testing.

smart card,Cu interface,deactivation,logical power level

2015-02-26）