基于DDS+PLL一種快速跳頻頻率合成電路的設(shè)計(jì)與實(shí)現(xiàn)

王戰(zhàn)永

1 引言

頻率合成技術(shù)在現(xiàn)代通信中的應(yīng)用越來越廣，由于其在電子設(shè)備中的關(guān)鍵作用，常被喻為電子設(shè)備的“心臟”，因此在實(shí)際應(yīng)用中，頻率合成技術(shù)在頻段覆蓋、換頻時(shí)間、相位噪聲、雜散、抗干擾能力等方面要求越來越高。本文結(jié)合DDS（Direct Digital Synthesizer，直接數(shù)字式頻率合成器）具有頻率轉(zhuǎn)換快、分辨率高、相位噪聲低以及PLL（Phase Locked Loop，鎖相環(huán)）具有工作頻率高、頻譜質(zhì)量好的優(yōu)點(diǎn)，提出一種基于DDS+PLL的快速跳頻頻率合成電路設(shè)計(jì)[1]。

2 原理

DDS+PLL頻率合成器原理框圖如圖1所示。

由圖1可知，DDS+PLL方案比一般的PLL回路增加了1個(gè)DDS環(huán)節(jié)，VCO的一路輸出fvco經(jīng)過分頻后作為DDS的參考時(shí)鐘clkref，可知DDS的輸出頻率fdds與其輸入的參考時(shí)鐘clkref的關(guān)系為：

，0≤FTW≤2N-1 （1）

其中，F(xiàn)TW是頻率控制字；N是相位累加器的長(zhǎng)度。當(dāng)環(huán)路鎖定時(shí)，DDS的輸出頻率fdds與參考晶振的頻率相等，相位累加器的長(zhǎng)度N是由選定器件決定的已知參數(shù)，當(dāng)要求輸出某個(gè)頻率fvco時(shí)，只需要對(duì)FTW根據(jù)上面的關(guān)系式進(jìn)行相應(yīng)的控制即可。

DDS+PLL方案將DDS和PLL優(yōu)點(diǎn)相結(jié)合。此方案采用了DDS分辨率高的特點(diǎn)，鑒相頻率不受射頻輸出信道間隔的限制，解決了PLL的頻率分辨率和換頻時(shí)間之間的矛盾。DDS對(duì)PLL合成的重大改善在于其系統(tǒng)的相位噪聲性能主要決定于參考晶體振蕩器。而PLL解決了DDS頻率上限不夠、高功耗等問題，同時(shí)回路的窄帶濾波降低了DDS的雜散及近端相位噪聲[2-3]。

3 電路指標(biāo)要求與設(shè)計(jì)

3.1 指標(biāo)要求

（1）輸出頻率：30—1 000MHz；

（2）相位噪聲：≤-75dBc/Hz@10kHz；

（3）雜散：≤-50dBc；

（4）跳頻速度：≤500μs；

（5）輸出功率：16dBm±3dB。

3.2 方案設(shè)計(jì)

方案原理框圖如圖2所示。

圖2中，參考信號(hào)使用19.2MHz的溫補(bǔ)晶體振蕩器（TCXO），參考信號(hào)分為兩路。一路供給PLL1作為其參考時(shí)鐘，PLL1輸出頻率為定點(diǎn)2 300MHz，濾波之后經(jīng)過放大、衰減后作為混頻器射頻信號(hào)；另一路供給PLL2作為其參考時(shí)鐘，PLL2輸出頻率為定點(diǎn)400MHz，定點(diǎn)400MHz的信號(hào)作為DDS的工作時(shí)鐘，DDS輸出信號(hào)頻率為36.5—56.875MHz。DDS的輸出信號(hào)經(jīng)過帶通濾波器濾波之后供給PLL3，PLL3的輸出頻率為2 330—3 300MHz，其輸出頻率作為混頻器的本振信號(hào)與PLL1所產(chǎn)生的射頻信號(hào)混頻產(chǎn)生所需的30—1 000MHz信號(hào)。

本電路中PLL1和PLL2是單點(diǎn)頻率輸出，在系統(tǒng)啟動(dòng)初始化后，PLL1、PLL2分別鎖定在2 300MHz和400MHz，只要通過更改DDS的控制字，改變其供給PLL3的頻率即可使PLL3鎖定在所需要的頻率。

（1）PLL1電路設(shè)計(jì)

PLL1電路產(chǎn)生頻率為2 300MHz的固定頻點(diǎn)信號(hào)，作為混頻射頻信號(hào)。本電路選擇AD公司的一款高性能集成鎖相環(huán)芯片ADF4360-1。ADF4360-1主要由數(shù)字鑒相器、電荷泵、計(jì)數(shù)器和雙模前置P/（P+1）分頻器等組成。由于其內(nèi)部有集成鎖相環(huán)，因此只需在外部設(shè)計(jì)合適的環(huán)路濾波器就可以得到所需的輸出頻率。環(huán)路濾波器采用AD公司提供的sim PLL軟件進(jìn)行仿真，依照軟件提示，逐步設(shè)定相應(yīng)參數(shù)即可。ADF4360-1功能框圖如圖3所示。

（2）PLL2電路設(shè)計(jì)

PLL2芯片采用AD公司的ADF4360-8。ADF4360-8由可編程參考計(jì)數(shù)器、數(shù)據(jù)寄存器、功能鎖存器、壓控振蕩器、相位比較器、鎖定檢測(cè)器及電荷泵等組成。工作參考時(shí)鐘最高位250MHz，輸出頻率范圍為65—400MHz，其輸出功率可調(diào)且控制簡(jiǎn)單。工作時(shí)，對(duì)ADF4360-8加電配置順序位為：工作時(shí)鐘→計(jì)數(shù)鎖存器→數(shù)據(jù)鎖存器→功能鎖存器。如果配置順序不對(duì)，可能會(huì)導(dǎo)致器件工作異常。ADF4360-8功能框圖如圖4所示。

（3）PLL3電路設(shè)計(jì)

PLL3電路選擇AD公司的ADF4107。ADF4107由數(shù)字相位/頻率檢波器、充電泵、可編程計(jì)數(shù)器、前置配置器、分頻器等組成，其需要外部的VCO和環(huán)路濾波器組成鎖相環(huán)。PLL3電路輸出頻率范圍為2 330—3 300MHz，其輸出信號(hào)將作為混頻電路的本振信號(hào)。ADF4107功能框圖如圖5所示。

（4）DDS電路設(shè)計(jì)

DDS電路設(shè)計(jì)選用ADI推出的低成本、低功耗的直接數(shù)字頻率合成AD9956芯片，其具有以下特點(diǎn)[4]：

◆將DDS的跳頻、調(diào)相技術(shù)和PLL的上變頻能力結(jié)合起來，使DDS性能有效地映射到UHF領(lǐng)域；

◆工作時(shí)鐘可達(dá)400MHz；

◆14位高速D/A，無雜散動(dòng)態(tài)范圍好（80dB@

160MHz），相位噪聲低（≤-135dBc/Hz@1kHz）；

◆48比特的頻率控制字，分辨率可達(dá)百萬分之一赫茲；

◆采用串行I/O控制方式，串行速率可達(dá)25Mbit/s；

◆核電壓為1.8V，端口電壓為3.3V。

AD9956功能框圖如圖6所示。

本方案采用400MHz作為DDS的工作時(shí)鐘。DDS電路輸出為頻率覆蓋36.5—56.875MHz的掃頻信號(hào)。DDS輸出信號(hào)將作為PLL3的激勵(lì)信號(hào)，該信號(hào)的頻譜純度決定著整個(gè)電路輸出信號(hào)的質(zhì)量，所以該信號(hào)的輸出頻譜純度非常重要。endprint

DDS的輸出頻帶和PLL的頻率步進(jìn)是一對(duì)矛盾共同體，綜合兩者利弊選擇合適的DDS輸出頻帶帶寬和PLL的頻率步進(jìn)，才能使其輸出信號(hào)頻譜達(dá)到需要。

4 測(cè)試結(jié)果與分析

4.1 輸出功率測(cè)試

使用頻譜儀測(cè)試其輸出幅度，測(cè)試結(jié)果如表1所示：

表1 輸出幅度測(cè)試結(jié)果

頻率/MHz 幅度/dBm

30 17.3

100 17.5

200 18.3

300 15.7

400 15.0

500 15.2

600 16.3

700 14.8

800 14.5

900 13.8

1 000 13.5

從表1中的數(shù)據(jù)可知，輸出幅度滿足指標(biāo)要求。

4.2 相位噪聲及雜散測(cè)試

相位噪聲及雜散測(cè)試結(jié)果如表2所示：

表2 相位噪聲及雜散測(cè)試結(jié)果

頻率/MHz 相位噪聲（dBc/Hz） 雜散/dBc

偏離1kHz 偏離10kHz 偏離100kHz

30 -79 -84 -96 <-60

500 -81 -82 -98 <-60

1 000 -75 -82 -98 <-60

從表2中的數(shù)據(jù)可知，相位噪聲及雜散滿足指標(biāo)要求。

系統(tǒng)的雜散來源有很多，由于鑒相頻率較高，環(huán)路濾波器能很好地抑制鑒相泄漏引起的雜散，所以系統(tǒng)的雜散主要由DDS部分引起。DDS雜散譜線的位置和幅度都具有確定性，在輸出頻率不變時(shí)，工作時(shí)鐘頻率越高，雜散距主頻的距離也越大；在同一時(shí)鐘信號(hào)下，不同的輸出頻率產(chǎn)生的雜散點(diǎn)也不一樣。倍頻后雜散主要由PM部分引起，與PM直接相關(guān)的是DDS相位累加器的長(zhǎng)度，DDS的SFDR（Spurious Free Dynamic Range，無雜散動(dòng)態(tài)范圍）與其相位累加器的關(guān)系：相位累加器每增加1位，則SFDR提高6dB，需選用具有較高的相位累加器長(zhǎng)度的DDS。環(huán)路濾波器對(duì)DDS部分呈高通特性，需要選擇合適的環(huán)路帶寬。由于DDS輸出的雜散與系統(tǒng)時(shí)鐘、輸出頻率有關(guān)，因此可以通過改變其系統(tǒng)時(shí)鐘或者輸出頻率來抑制系統(tǒng)的雜散。

也可以用如下方程方便快捷地表示PLL的噪聲性能。在環(huán)路帶寬內(nèi)，有以下關(guān)系：

相位噪聲=（1Hz歸一化鑒相器噪聲）+10log（比較頻率）+20log（反饋支路分頻比N） （2）

由公式可知，fvco一定時(shí)，鑒相頻率增加1倍，鑒相器的噪聲增加3dB，但是分頻系數(shù)降為N/2，所以實(shí)際帶內(nèi)相位噪聲改善3dB（鑒相頻率增大，PLL的白噪聲改善，但是1/f 噪聲并未改善，1/f 噪聲對(duì)PLL近端的相位噪聲貢獻(xiàn)不能忽略），也就是相同的輸出頻率，鑒相頻率越高，帶內(nèi)相位噪聲就越好；當(dāng)鑒相頻率相同，而輸出頻率增加1倍，則帶內(nèi)相位噪聲增加6dB，這與實(shí)際測(cè)得的相位噪聲基本相符。

4.3 換頻時(shí)間測(cè)試

換頻時(shí)間測(cè)試如圖7所示：

圖7 換頻時(shí)間測(cè)試

由圖7可知，系統(tǒng)的換頻時(shí)間約為416μs，滿足指標(biāo)要求。

5 結(jié)論

本文結(jié)合DDS與PLL的優(yōu)缺點(diǎn)從原理上進(jìn)行分析，由此提出并設(shè)計(jì)了一種快速跳頻頻率合成電路設(shè)計(jì)的方案。通過測(cè)試證明，電路輸出滿足指標(biāo)要求。雖然本方案取得了一定的成果，但由于時(shí)間和經(jīng)驗(yàn)的原因，掃頻源輸出的功率平坦度不是太好，環(huán)路鎖定時(shí)間還不夠快，將來還需持續(xù)改進(jìn)。

參考文獻(xiàn)：

[1] 孔京，郭黎利，戰(zhàn)興文. 直接數(shù)字頻率合成技術(shù)在跳頻通信中的應(yīng)用[J]. 應(yīng)用科技， 2001（9）： 13-15.

[2] 李衍忠，蔡英杰，向敬成. DDS譜質(zhì)分析及其雜散抑制研究綜述[J]. 現(xiàn)代雷達(dá)， 2000（4）： 33-38.

[3] 高澤溪，高成. 直接數(shù)字頻率合成器（DDS）及其性能分析[J]. 北京航空航天大學(xué)學(xué)報(bào)， 1998（5）： 615-618.

[4] Analog Device公司. AD9956數(shù)據(jù)手冊(cè)[P].

[5] 白居憲. 低噪聲頻率合成[M]. 北京： 國(guó)防工業(yè)出版社， 1988.endprint