小面積、微功耗增量型Sigma-Delta ADC設計

姚立斌，陳 楠，韓慶林

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小面積、微功耗增量型Sigma-Delta ADC設計

姚立斌，陳 楠，韓慶林

（昆明物理研究所，云南 昆明 650223）

模擬數(shù)字轉(zhuǎn)換器（ADC）是智能化傳感器的一個重要組成部分。陣列型傳感器應用對ADC的功耗及芯片面積都具有較高的要求，同時傳感器本身特性要求ADC具有較高的精度，對陣列型傳感器用ADC的設計提出了挑戰(zhàn)。在分析各類型ADC的性能優(yōu)劣勢的基礎上，提出了應用增量型Sigma-Delta ADC來設計陣列型傳感器應用。介紹了增量型Sigma-Delta ADC的架構(gòu)設計以及電路設計，并在0.18mm CMOS工藝下流片。在40kS/s的轉(zhuǎn)換速度下，所設計的ADC達到了15bit的精度，功耗為58mW，單個ADC的芯片面積為10mm×530mm。測試結(jié)果表明增量型Sigma-Delta ADC非常適合于陣列型傳感器應用。

模-數(shù)字轉(zhuǎn)換器（ADC）；增量型Sigma-Delta ADC；微功耗電路設計

0 引言

隨著半導體工藝技術(shù)的不斷發(fā)展，各類半導體傳感器以及微機械系統(tǒng)傳感器得到廣泛應用。在各傳感器節(jié)點就將傳感器信號數(shù)字化是基本需求，因而需要在傳感器上集成高性能的模擬-數(shù)字轉(zhuǎn)換器（ADC）來完成傳感器輸出的模擬信號的量化。在傳感器應用中，ADC的精度往往要求較高；同時，在手持設備及傳感器節(jié)點應用中，ADC的功耗是首先要考慮的指標。其次，傳感器應用的特點往往需要大量的傳感器形成陣列，例如圖像傳感器、指紋傳感器及各種生物醫(yī)學傳感器等。在此類應用中，芯片面積往往受到限制。因此，在數(shù)字化的陣列型傳感器中，ADC是設計的關(guān)鍵和難點[1-2]。

針對傳感器應用要求，需要對ADC進行設計優(yōu)化。ADC的分辨率、轉(zhuǎn)換速度、功耗及芯片面積是通常ADC應用關(guān)注的指標。對于傳感器應用，通常要求ADC具有較高的分辨率，例如多數(shù)物理量測量傳感器要求14位以上的分辨率。ADC的轉(zhuǎn)換速度則依應用的不同可達到數(shù)十kS/s之間。對于陣列型傳感器應用，ADC的面積受陣列尺寸限制，對設計和版圖實現(xiàn)帶來困難[3]。

本文依據(jù)陣列型傳感器應用對ADC的需求，設計了一個二階增量型Sigma-Delta ADC，在ADC精度、功耗及版圖面積之間折中設計。從ADC架構(gòu)選型，到系統(tǒng)設計、單元電路設計、仿真及版圖設計都作了詳細介紹，最后給出了測試結(jié)果。

1 增量型Sigma-Delta ADC

圖1給出了各種不同架構(gòu)的ADC的速度和分辨率的關(guān)系。總體來說，ADC的分辨率與轉(zhuǎn)換速度是一對矛盾。對于傳感器應用來說，需要相對較高的分辨率及較低的速度，因而積分型（Integrating）ADC和過采樣ADC較為適合傳感器應用。

圖1 ADC的速度與分辨率關(guān)系

基于過采樣技術(shù)的Sigma-Delta ADC可以實現(xiàn)高精度的模擬-數(shù)字轉(zhuǎn)換。其基本原理為采用過采樣技術(shù)將量化噪聲分散在采樣頻帶內(nèi)，再通過數(shù)字濾波器濾除信號頻帶外的噪聲，從而達到降低量化噪聲，提高分辨率的目的。

單獨采用過采樣技術(shù)來提高ADC的分辨率效果有限。在過采樣技術(shù)的基礎上，Sigma-Delta ADC增加噪聲整形技術(shù)，將量化噪聲推到高頻帶，進一步減小了信號帶寬內(nèi)的噪聲，提高信噪比。噪聲整形技術(shù)如圖2所示，B為信號頻帶，為量化噪聲功率，3根曲線分別為單純過采樣、一階Sigma-Delta調(diào)制器及二階Sigma-Delta調(diào)制器的量化噪聲頻譜分布圖。Sigma-Delta ADC在過采樣技術(shù)的基礎上，增加了噪聲整形技術(shù)，由Sigma-Delta調(diào)制器實現(xiàn)。Sigma-Delta調(diào)制器對于輸入信號來說是一個低通濾波器，在信號頻帶B內(nèi)輸入信號不受衰減；但對于量化噪聲來說，Sigma-Delta調(diào)制器是一個高通濾波器，阻止了量化噪聲進入信號頻帶B內(nèi)。由圖中可以看出，經(jīng)過抽取濾波器后，進入信號頻帶B內(nèi)的量化噪聲功率是不同的。Sigma-Delta調(diào)制器階數(shù)越高，進入信號頻帶B內(nèi)的量化噪聲功率越小，ADC的分辨率就越高。

圖2 噪聲整形原理示意圖

不同于其他類型的ADC，由于采用了過采樣技術(shù)及噪聲整形技術(shù)，Sigma-Delta ADC可以以較低位數(shù)的量化器來實現(xiàn)高分辨率的量化。例如可以采用天然線性的單比特量化器，即比較器來實現(xiàn)量化，不但簡化了電路，并且可以保證線性度。因而Sigma-Delta ADC對模擬電路中失配、失調(diào)等誤差不敏感，無需外加校正等手段即可實現(xiàn)較高的轉(zhuǎn)換精度。通過設計不同的過采樣率及Sigma-Delta調(diào)制器階數(shù)，Sigma-Delta ADC可以實現(xiàn)非常高的精度。目前已有24bit分辨率的Sigma-Delta ADC產(chǎn)品。

傳統(tǒng)Sigma-delta ADC適用于對連續(xù)時間信號進行持續(xù)采樣，數(shù)字抽取濾波器連續(xù)工作。因而其數(shù)字抽取濾波器較為復雜，不但設計困難，且消耗大量的芯片面積及功耗，不適合面積受限的陣列型ADC應用。

增量型Sigma-Delta ADC[4]（Incremental Sigma- Delta ADC）可以看作是Sigma-Delta ADC的一個改進。它將Sigma-Delta調(diào)制器及數(shù)字抽取濾波器每個采樣周期復位1次，這樣可以用簡單的累加器來實現(xiàn)數(shù)字抽取濾波器，以此簡化數(shù)字抽取濾波器的設計，其功耗及版圖面積等均大大降低。在陣列型傳感器應用中，需要對多個傳感器輸出信號進行多路切換，因而切換后的傳感器輸出信號是時間離散信號，即在ADC的每個采樣周期內(nèi)輸入信號是不變的，且不同采樣間彼此獨立。因此可以在陣列型傳感器應用中采用增量型Sigma-Delta ADC。

作為Sigma-Delta ADC的一種改進，增量型Sigma- Delta ADC遺傳了Sigma-Delta ADC的大部分特點，如天然的高線性度、對電路失配的高容限、分辨率與速度互換等。同時，增量型Sigma-Delta ADC有其自身的特點，如簡單的數(shù)字抽取濾波器設計[5-6]。對于增量型Sigma-Delta ADC的數(shù)字抽取濾波器設計，除了經(jīng)典的累加器設計外，文獻[7]給出了一種新思路的優(yōu)化設計，能夠進一步簡化數(shù)字抽取濾波器設計，并介紹了詳細的設計方法。

增量型Sigma-Delta ADC還具有一個特性，其變換精度與變換速度在一定范圍內(nèi)可以互相交換。對于給定的ADC分辨率，每次變換需要的時鐘周期數(shù)是一定的。將給定ADC分辨率降低，則每次變換需要的時鐘周期數(shù)將降低。這樣的特性可以實現(xiàn)可變分辨率ADC[8]，在高分辨率模式下，ADC速度降低；在高速模式下，ADC分辨率降低。

2 增量型Sigma-Delta ADC電路實現(xiàn)

對于陣列型傳感器應用，將會有大量相同的電路在芯片上實現(xiàn)，電路設計的首要問題是功耗及芯片面積。增量型Sigma-Delta ADC指標為：分辨率15bit，轉(zhuǎn)換速度40kS/s，功耗小于100mW，版圖面積一維方向限制在10mm，另一方向盡量小。增量型Sigma-Delta ADC從結(jié)構(gòu)上解決了精度的問題，功耗及版圖面積的問題需要針對特定應用的需求，重點在電路設計層面來解決。

2.1 增量型Sigma-Delta ADC系統(tǒng)架構(gòu)選擇

上述ADC指標對電路設計帶來巨大的挑戰(zhàn)。首先，要在10mm的版圖寬度內(nèi)實現(xiàn)整個ADC的版圖設計，必須要求ADC的電路盡量的簡潔。其次，功耗的限制要求電路設計必須盡可能的采用效率較高的電路架構(gòu)。再加上15bit的相對較高的精度要求，ADC的架構(gòu)選取成為一個關(guān)鍵問題。

對于一階增量型Sigma-Delta ADC來說，其數(shù)字抽取濾波器可以由簡單的計數(shù)器構(gòu)成，可以大大簡化電路設計。但一階Sigma-Delta ADC存在1個缺點，對于bit的ADC分辨率，需要2個時鐘周期才能實現(xiàn)1次變換[9]。對于40kS/s的變換速度及15bit的分辨率，需要ADC時鐘頻率高達131MHz。如此高頻率的時鐘信號在整個ADC陣列上分配將消耗大量功率，＜100mW的功耗指標無法達成，因而必須采用更有效率的方案。

由圖2可以看出，增加Sigma-Delta調(diào)制器的階數(shù)可以增強噪聲整形的能力。為降低所需時鐘頻率，可以采用二階增量型Sigma-Delta ADC，如圖3所示。整個增量型Sigma-Delta ADC由二階Sigma-Delta調(diào)制器及數(shù)字抽取濾波器構(gòu)成。由于采用了更有效的噪聲整形技術(shù)，bit的二階增量型Sigma-Delta ADC需要大約2(N＋1)/2個時鐘周期就能實現(xiàn)一次變換[8]。對于40kS/s的變換速度及15bit的分辨率，需要ADC時鐘頻率大約為10MHz。相對于一階增量型Sigma- Delta ADC，這是一個巨大的進步。

圖3 二階增量型Sigma-Delta ADC系統(tǒng)圖

2.2 Sigma-Delta調(diào)制器電路設計

二階增量型Sigma-Delta調(diào)制器的電路圖如圖4所示，Sigma-Delta調(diào)制器由兩級積分器及量化器組成，電路采用開關(guān)電容電路實現(xiàn)。為減小版圖面積，電路采用單端形式，對電源紋波及干擾的抑制上有所折中。

圖4 二階增量型Sigma-Delta調(diào)制器電路圖

Sigma-Delta調(diào)制器電路中主要部分為放大器，如圖5所示。為提高電源效率，采用單級放大器架構(gòu)，同時輸出晶體管采用AB類偏置，保證具有較高的驅(qū)動電流。將放大器的增益帶寬積設計為大約5倍的時鐘頻率，以保證開關(guān)電容電路的建立精度。對于增量型Sigma-Delta ADC來說，放大器的增益對ADC的線性度的影響有限，因而簡單的單級放大器架構(gòu)能夠滿足系統(tǒng)的要求。

圖5 放大器電路圖

單比特量化器采用簡單的比較器來實現(xiàn)，其電路圖見圖6。因Sigma-Delta ADC對量化器的輸入失調(diào)電壓容限較高，同時為了簡化電路及降低功耗，采用動態(tài)比較器電路。電路僅在時鐘信號的上升沿產(chǎn)生功耗，其它時間不消耗功率。

圖6 比較器電路圖

Fig. 6 Schematic of the comparator

2.3 數(shù)字抽取濾波器及時鐘產(chǎn)生電路

數(shù)字抽取濾波器的原理框圖如圖7所示。Sigma-Delta調(diào)制器輸出的一位比特流首先進入8位的計數(shù)器計數(shù)，計數(shù)得到的8位數(shù)據(jù)再累加，最后得到15位的輸出字[9]。為進一步降低功耗，計數(shù)器采用動態(tài)D觸發(fā)器構(gòu)成。累加器采用靜態(tài)邏輯電路實現(xiàn)。因版圖尺寸的限制，數(shù)字電路全部采用手動布局布線。

圖7 二階增量型Sigma-Delta調(diào)制器電路圖

開關(guān)電容電路需要兩相非交疊時鐘信號來驅(qū)動開關(guān)，其電路如圖8所示。電路采用交叉反饋實現(xiàn)非交疊的時鐘，其中一路帶延時關(guān)斷以減少開關(guān)的電荷注入效應。對于陣列應用來說，因版圖面積較大，需要多個時鐘產(chǎn)生電路來產(chǎn)生本地時鐘驅(qū)動信號，避免兩相時鐘的長距離傳輸導致的交疊。

圖8 時鐘產(chǎn)生電路圖

3 測試結(jié)果

設計的二階增量型Sigma-Delta ADC采用0.18μm CMOS工藝制備，芯片顯微照片見圖9，為4個ADC的陣列，單個ADC的芯片面積為10mm×530mm。芯片粘接安裝在專門設計的PCB板上進行測試。Sigma-Delta 調(diào)制器等模擬部分電源電壓為1.8V，模擬部分功耗為48mW，數(shù)字部分電源電壓為1.2V，功耗為10mW，整個增量型Sigma-Delta ADC的總功耗為58mW。

圖9 二階增量型Sigma-Delta ADC芯片照片

圖10所示為測試的二階增量型Sigma-Delta ADC輸入輸出曲線?？梢钥闯鲈?.5V的輸入范圍內(nèi)ADC的線性良好。圖11所示為測試的二階增量型Sigma-Delta ADC差分非線性曲線。在整個輸入范圍內(nèi)，ADC的差分非線性度都小于1個LSB。

圖10 二階增量型Sigma-Delta輸入輸出特性曲線

圖11 二階增量型Sigma-Delta ADC差分非線性測試結(jié)果

圖12所示為測試的二階增量型Sigma-Delta ADC積分非線性曲線。在整個輸入范圍內(nèi)，ADC的積分非線性度為±30個LSB。ADC積分非線性性能不佳的主要原因是有限的放大器直流增益導致的積分器泄漏。通過設計高增益的放大器有利于降低ADC的積分非線性，但代價是更大的版圖面積及更高的功耗。對于特定的傳感器應用來說，這樣的積分非線性是可以接受的。

圖12 二階增量型Sigma-Delta ADC積分非線性測試結(jié)果

圖13所示為測試的二階增量型Sigma-Delta ADC在不同的輸入直流電壓下的輸出噪聲。測試結(jié)果表明在全輸入范圍內(nèi)此ADC的輸出噪聲大約為1～1.6 LSB。此噪聲測試結(jié)果包含了輸入的直流信號的噪聲，ADC本身的噪聲小于這個測試結(jié)果。

圖13 二階增量型Sigma-Delta ADC噪聲測試結(jié)果

綜合分析測試結(jié)果，可以看出通過優(yōu)化設計二階增量型Sigma-Delta ADC，可以達到電路精度、功耗、面積的折中。針對不同的應用需求，可以通過ADC架構(gòu)及電路的優(yōu)化設計，來突出某一參數(shù)或取得整體性能的提升。

4 結(jié)論

增量型Sigma-Delta ADC因為其本身電路的簡潔，易達到小芯片面積及低功耗的設計目標。同時，其過采樣特性對模擬電路的非理想特性容限較高，能達到較高的變換精度。對于陣列型智能化傳感器應用來說，增量型Sigma-Delta ADC是一個較好的架構(gòu)。本文所設計的增量型Sigma-Delta ADC在0.18mm CMOS工藝下實現(xiàn)，在非常有限的版圖面積內(nèi)實現(xiàn)了整個ADC，同時整個ADC的精度及功耗指標都非常具有競爭力。由于積分器泄漏的原因?qū)е翧DC的積分非線性特性不佳，可以通過更有效的電路設計來加以彌補，代價是更大的電路功耗及芯片面積。測試結(jié)果表明本文介紹的二階增量型Sigma-Delta ADC非常適合于功耗、面積受限的陣列型傳感器應用。

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Compact, Micro-power Incremental Sigma-Delta ADC Design

YAO Li-bin，CHEN Nan，HAN Qing-lin

(,650223,)

The analog-to-digital converter (ADC) plays an important role in array sensor applications. This kind of applications imposes very stringent power and chip area restriction to the ADC. On the other hand, the sensor itself requires high-resolution of the ADC. All these requirements place challenge to the ADC design. By carefully study of the ADC topology, the incremental Sigma-Delta ADC is proposed as it produces better resolution, power and chip area trade-off. The topology and the circuit design of the proposed incremental Sigma-Delta ADC are introduced in details. Implemented in a 0.18mm CMOS technology, the proposed ADC consumes 58mW power consumption at the conversion speed of 40kS/s and produces 15bit digital output. The chip area of one single ADC is 10mm×530mm. The measurement result proves the proposed incremental Sigma-Delta ADC is suitable for array sensor applications.

analog-to-digital converter (ADC)，incremental Sigma-Delta ADC，low-power design

TN386

A

1001-8891(2015)12-1011-05

2015-11-20；

2015-12-05.

姚立斌（1968-），男，博士，研究員，博士研究生導師，主要研究方向為混合信號集成電路設計。

云南省科技廳應用基礎研究計劃重大項目，編號：2013FC009。