基于數(shù)字電路的二階Σ-Δ 調(diào)制微加速度計(jì)*

李 洋，黎曉林，吳 健，周曉峰，車錄鋒

(1.中國科學(xué)院 上海微系統(tǒng)與信息技術(shù)研究所 傳感技術(shù)聯(lián)合國家重點(diǎn)實(shí)驗(yàn)室，上海200050;2.中國科學(xué)院大學(xué)，北京100039)

0 引 言

Σ－Δ 調(diào)制結(jié)構(gòu)由于其精度高的特性，在低速高精度ADC 中已經(jīng)被廣泛采用。隨著MEMS 技術(shù)的不斷發(fā)展，加速度計(jì)在性能方面也有了很大的提升［1，2］，例如:采用真空封裝的三明治結(jié)構(gòu)的電容式微加速度計(jì)就具有高靈敏度、大動態(tài)范圍和低熱機(jī)械噪聲等優(yōu)點(diǎn)［3］。高性能微加速度計(jì)通常采用帶有靜電力反饋的單比特Σ－Δ 調(diào)制電路作為其接口電路。

在現(xiàn)有Σ－Δ 調(diào)制接口電路中，基本都是基于由運(yùn)算放大器、模擬開關(guān)等器件組成的全模擬電路進(jìn)行PID 運(yùn)算和單比特比較。由于Σ－Δ 調(diào)制電路的系統(tǒng)穩(wěn)定性會隨著系統(tǒng)階數(shù)的提高而降低，高階Σ－Δ 調(diào)制電路的穩(wěn)定條件更為苛刻［4]。在這種情況下，模擬電路中存在的各種寄生效應(yīng)會較明顯增大電路設(shè)計(jì)難度。為了簡化模擬電路部分的設(shè)計(jì)，減少模擬電路的干擾，Colibrys 公司的Dong Yufeng 等提出了使用數(shù)字濾波代替模擬積分器方法［5，6]。

本文設(shè)計(jì)了一種基于現(xiàn)場可編程門陣列(FPGA)的二階Σ－Δ 調(diào)制微加速計(jì)，使用數(shù)字電路替代部分模擬電路，將基于運(yùn)算放大器的PID 電路和單比特比較電路使用FPGA 進(jìn)行數(shù)字實(shí)現(xiàn)，降低了模擬電路的結(jié)構(gòu)復(fù)雜度，減少了模擬電路的噪聲。

1 系統(tǒng)結(jié)構(gòu)

所研究的數(shù)字Σ－Δ 調(diào)制微加速度計(jì)的接口電路基本結(jié)構(gòu)同傳統(tǒng)純模擬電路Σ－Δ 調(diào)制結(jié)構(gòu)相類似，具體系統(tǒng)結(jié)構(gòu)如圖1 所示。其中，微加速度計(jì)為硅—硅鍵合三明治結(jié)構(gòu)，由上下固定極板和中間可動極板構(gòu)成。上下兩極板通過模擬開關(guān)與正負(fù)參考電壓相連接，以此來檢測中間極板的位置;同時(shí)，中間極板也在反饋回路中通過模擬開關(guān)同正或負(fù)參考電壓相連接，以此來實(shí)現(xiàn)靜電力反饋。通過由開關(guān)電容和放大器構(gòu)成的電容/電壓(C/V)轉(zhuǎn)換模塊，將傳感器輸出的差分電容值轉(zhuǎn)換成電壓值。隨后，由前端放大電路將放大后的信號傳遞給A/D 轉(zhuǎn)換電路，將模擬信號轉(zhuǎn)換為數(shù)字信號。通過FPGA 對采樣到的電壓值進(jìn)行相關(guān)數(shù)學(xué)處理，得到最終的系統(tǒng)輸出，并生成反饋信號反饋回傳感器實(shí)現(xiàn)電路閉環(huán)。由于本文所研究的系統(tǒng)為二階Σ－Δ 調(diào)制系統(tǒng)，因此，PID 電路為相位補(bǔ)償電路，不包含高階濾波電路。

圖1 數(shù)字Σ-Δ 調(diào)制微加速度計(jì)模塊圖Fig 1 Module diagram of micro-accelerometer of digital Σ-Δ modulation

1.1 傳感器和C/V 轉(zhuǎn)換電路

傳感器和C/V 轉(zhuǎn)換電路如圖2 所示。Ct(x)是傳感器上極板與中間極板間的電容，Cb(x)是下極板與中間極板間的電容。由于電路為閉環(huán)電路，反饋回路將使中間極板保持在平衡位置附近，中間極板的偏移量非常小。因此，上下極板與中間極板間的電容同偏移量之間的關(guān)系可以近似看作為線性關(guān)系，且相對于平衡位置互相對稱?？梢缘玫紺/V 轉(zhuǎn)換電路的電壓輸出Vout1為

其中，C0為平衡位置時(shí)的極板間電容，x 為中間極板同平衡位置之間的偏移量，d0為平衡位置時(shí)中間極板同上下兩極板之間的距離。

圖2 傳感器和C/V 轉(zhuǎn)換電路Fig 2 Sensor and C/V converter circuit

1.2 采樣保持和前端放大與A/D 轉(zhuǎn)換電路

這部分電路如圖3 所示，有

由于閉環(huán)回路中中間極板位置改變很小，Vout2為一個(gè)很小的數(shù)值，為了能夠讓A/D 轉(zhuǎn)換電路更好地采樣，將Vout2通過前端放大器進(jìn)行一定倍數(shù)的放大，隨后，將放大后的電壓信號通過10 bit A/D 轉(zhuǎn)換電路進(jìn)行采樣，得到相應(yīng)的數(shù)字信號。

圖3 采樣保持和前端放大與A/D 轉(zhuǎn)換電路Fig 3 Sample hold，front-end amplifier and A/D converter circuit

系統(tǒng)內(nèi)部噪聲引入的噪聲如圖4 所示。其中，Ebm為傳感器的機(jī)械噪聲，Een為模擬電路噪聲，EqA為A/D 轉(zhuǎn)換電路的量化噪聲，Eq為量化器的量化噪聲。通過對系統(tǒng)噪聲進(jìn)行分析，可知機(jī)械噪聲密度為51 ngn/Hz1/2，模擬電路噪聲密度在nV/Hz1/2量級，量化器量化噪聲在μgn/Hz1/2量級。10 bit 的A/D 轉(zhuǎn)換電路的量化噪聲密度在nV/Hz1/2量級，不會給系統(tǒng)引入過大的噪聲。

圖4 帶噪聲的系統(tǒng)模塊圖Fig 4 System module diagram with noise

1.3 PID 與反饋

在傳感器設(shè)計(jì)時(shí)，為了降低機(jī)械熱噪聲，傳感器會有較低的阻尼和較高的Q 值，這樣會帶來閉環(huán)系統(tǒng)的不穩(wěn)定。所以，在采用Σ－Δ 數(shù)字閉環(huán)檢測結(jié)構(gòu)來設(shè)計(jì)Σ－Δ 加速度計(jì)時(shí)，通常需要在系統(tǒng)的前向通路中加入適當(dāng)?shù)南辔谎a(bǔ)償電路。對于二階的Σ－Δ 數(shù)字接口電路，采用補(bǔ)償系數(shù)為0.7的微分結(jié)構(gòu)能很好地保證系統(tǒng)在±1gn的信號輸入范圍內(nèi)保持穩(wěn)定。電路補(bǔ)償部分的傳輸函數(shù)H(z)為

通過判斷補(bǔ)償后的數(shù)據(jù)的最高位，取出數(shù)據(jù)的正負(fù)，實(shí)現(xiàn)數(shù)據(jù)的1 bit 量化。隨后將量化后的輸出傳輸給反饋回路，相應(yīng)地給傳感器的中間極板加入正、負(fù)參考電壓，實(shí)現(xiàn)力的反饋，最終實(shí)現(xiàn)電路閉環(huán)。反饋力Ffeedback的大小為

其中，ε 為介電系數(shù)，A 為傳感器中間極板面積，Vf為反饋電壓。

2 系統(tǒng)仿真

為了對系統(tǒng)的功能和性能進(jìn)行驗(yàn)證，本文對系統(tǒng)進(jìn)行了相關(guān)的仿真。設(shè)定系統(tǒng)采樣頻率50 kHz，過采樣率32。通過對系統(tǒng)加入80 Hz 的正弦信號激勵(lì)，系統(tǒng)的輸出頻譜見圖5。系統(tǒng)輸出功率譜中，系統(tǒng)基帶內(nèi)本底噪聲密度為－87 dBV/Hz1/2，等效于44.7 μV/Hz1/2。由于電路靈敏度為1.2 V/gn，因此，噪聲密度為37 μgn/Hz1/2。

圖5 系統(tǒng)的輸出頻譜Fig 5 Output frequency spectrum of system

3 系統(tǒng)測試

由于采用分離的模擬開關(guān)芯片作為系統(tǒng)開關(guān)，為了簡化電路結(jié)構(gòu)，CV 電路、采樣保持電路和前端放大電路都采用單端結(jié)構(gòu)的放大電路。通過搭建PCB 板級系統(tǒng)，并編寫相關(guān)FPGA 代碼，本文初步實(shí)現(xiàn)了基于FPGA 的加速度傳感器數(shù)字Σ－Δ 接口電路。其中，系統(tǒng)工作的采樣率為50kHz，傳感器諧振頻率為780 Hz。最終實(shí)現(xiàn)的二階數(shù)字Σ－Δ 微加速計(jì)PCB 板如圖6 所示。

圖6 二階數(shù)字Σ-Δ 微加速計(jì)PCBFig 6 PCB of 2nd-order digital Σ-Δ micro-accelerometer

圖7 為給系統(tǒng)施加頻率為80 Hz 的±1 gn正弦激勵(lì)信號時(shí)的輸出頻譜。從圖中可以看到系統(tǒng)在80 Hz 處有一峰值在－3 dB 的單一信號主峰，同加入激勵(lì)頻率相同。同時(shí)，系統(tǒng)基帶內(nèi)本底噪聲為－65 dBV/Hz1/2，等效于557 μV/Hz1/2，由于系統(tǒng)靈敏度為1.4 V/gn，系統(tǒng)的噪聲密度小于400 μgn/Hz1/2。

由于采用的傳感器噪聲為51 ngn/Hz1/2，該噪聲主要來自于閉環(huán)電路系統(tǒng)。整個(gè)電路系統(tǒng)為PCB 板級電路，采用分離元件進(jìn)行電路搭建，并且系統(tǒng)結(jié)構(gòu)也采用的是單端電路的結(jié)構(gòu)。由于系統(tǒng)中開關(guān)元件使用的是分離的模擬開關(guān)芯片，其開關(guān)的導(dǎo)通電阻也較大(約120Ω)，該導(dǎo)通電阻給系統(tǒng)會引入較大的電路噪聲。同時(shí)，由于在電路系統(tǒng)中使用了A/D 轉(zhuǎn)換電路，需要高頻控制信號，也給電路引入了一定的信號串?dāng)_，會引入較大的噪聲。

圖7 二階數(shù)字Σ-Δ 微加速度計(jì)PCB 板測試結(jié)果Fig 7 PCB test result of 2nd-order digital Σ-Δ micro-accelerometer

4 結(jié) 論

提出了基于FPGA 的數(shù)字二階Σ－Δ 調(diào)制微加速計(jì)閉環(huán)接口電路的電路結(jié)構(gòu)，電路將采樣保持后的數(shù)據(jù)通過前端放大后轉(zhuǎn)換為數(shù)字信號，并對其進(jìn)行相應(yīng)的處理。通過搭建二階PCB 板級電路，測試并驗(yàn)證了該電路結(jié)構(gòu)，并測得系統(tǒng)閉環(huán)基帶內(nèi)噪聲密度小于400 μgn/Hz1/2。上述研究為以后高階數(shù)字Σ－Δ 調(diào)制閉環(huán)接口電路的設(shè)計(jì)提供了指導(dǎo)。

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