基于國(guó)產(chǎn)芯片的E1接口重構(gòu)技術(shù)研究與實(shí)現(xiàn)*

孫 偉，李 鑒，楊玉發(fā)

(西南通信技術(shù)研究所，四川 成都 610041)

基于國(guó)產(chǎn)芯片的E1接口重構(gòu)技術(shù)研究與實(shí)現(xiàn)*

孫 偉，李 鑒，楊玉發(fā)

(西南通信技術(shù)研究所，四川 成都 610041)

接入路由器中接入板的FPGA和CPU等關(guān)鍵元器件采用國(guó)產(chǎn)化芯片，控制數(shù)據(jù)和業(yè)務(wù)數(shù)據(jù)分布式協(xié)同處理，同時(shí)對(duì)板卡進(jìn)行模塊化設(shè)計(jì)，使得更改接口模塊和加載不同程序?qū)崿F(xiàn)設(shè)備的靜態(tài)重構(gòu)。采用兩片F(xiàn)PGA既能彌補(bǔ)國(guó)產(chǎn)芯片性能的不足，也使得不同接入板數(shù)據(jù)處理模塊易于隔離。介紹了接入板的整體設(shè)計(jì)思路、所要解決的問(wèn)題和軟硬件設(shè)計(jì)方案，并對(duì)CPU、FPGA和接口模塊間的通道進(jìn)行配置。經(jīng)過(guò)測(cè)試，E1板卡能很好的完成數(shù)據(jù)的收發(fā)處理。

國(guó)產(chǎn)化; E1接入;重構(gòu)

0 引 言

在信息系統(tǒng)設(shè)備中使用的關(guān)鍵元器件及軟件方面，國(guó)外的CPU、專(zhuān)用芯片、操作系統(tǒng)和數(shù)據(jù)庫(kù)等對(duì)我們來(lái)說(shuō)類(lèi)似黑匣子，其安全性未知[1]。為擺脫對(duì)國(guó)外專(zhuān)用芯片的依賴，保證新型路由交換設(shè)備的安全運(yùn)行，采用的關(guān)鍵技術(shù)和基礎(chǔ)核心軟硬件需要做到自主可控。

傳統(tǒng)接入路由器中的接口板設(shè)計(jì)采用高性能ASIC或網(wǎng)絡(luò)處理器進(jìn)行轉(zhuǎn)發(fā)，存在著靈活性不足或成本太高的問(wèn)題。新型接入路由器中接口板采用AISC+FPGA架構(gòu)[2]，控制流和數(shù)據(jù)流協(xié)同處理，極大地提高了路由器的處理能力和容量。

1 總體設(shè)計(jì)

接入路由器需要具有多業(yè)務(wù)支持能力、提供豐富的接口類(lèi)型和多種協(xié)議轉(zhuǎn)換機(jī)制[3]，目前高性能的FPGA因其靈活的可編程性，使得在接入路由交換方面具有獨(dú)特的優(yōu)勢(shì)。接入路由器板卡種類(lèi)多，在板卡具有不同接口時(shí)，利用靜態(tài)FPGA重構(gòu)技術(shù)載入相應(yīng)程序，完成不同業(yè)務(wù)數(shù)據(jù)流的處理。

接入板主要完成外部輸入數(shù)據(jù)與Ethernet數(shù)據(jù)之間的雙向轉(zhuǎn)換，包括包頭的處理、以太網(wǎng)幀的封裝、業(yè)務(wù)數(shù)據(jù)和協(xié)議的處理，總體設(shè)計(jì)框圖如圖1所示[4]。路由接口模塊接收外部數(shù)據(jù)實(shí)現(xiàn)數(shù)據(jù)成幀，之后數(shù)據(jù)幀送給FPGA模塊，F(xiàn)PGA模塊實(shí)現(xiàn)幀同步和鏈路層HDLC(High Level Data Link Control，高級(jí)數(shù)據(jù)鏈路控制)數(shù)據(jù)包的封裝與收發(fā)，并轉(zhuǎn)換成Ethernet數(shù)據(jù)送交給后端背板，主控模塊完成接入板的配置和管理，CPLD模塊對(duì)FPGA進(jìn)行上電和程序加載的管理。

圖1 接入板總體設(shè)計(jì)框

2 需要解決的問(wèn)題

接入路由器因其多業(yè)務(wù)、多接口的特點(diǎn)，需采用模塊化的設(shè)計(jì)方式，支持多種接入板的混插，提供高速轉(zhuǎn)發(fā)性能。國(guó)外高端FPGA芯片和通信處理器廠家主要有Xilinx公司、Altera公司和飛思卡爾公司，國(guó)內(nèi)主要有京微雅格、國(guó)微和龍芯中科公司等。與選用國(guó)外成熟的器件方案不同，國(guó)產(chǎn)芯片的可參考設(shè)計(jì)較少。為達(dá)到與國(guó)外單片F(xiàn)PGA相同的效果，在設(shè)計(jì)時(shí)采用多片F(xiàn)PGA協(xié)同工作，使不同邏輯設(shè)計(jì)合理的分布在不同的FPGA上。國(guó)產(chǎn)FPGA需要滿足高速接口、增加可用資源、彌補(bǔ)時(shí)序能力和硬核短缺。

各個(gè)接入板完成的功能不同，通過(guò)加載相應(yīng)的FPGA程序，實(shí)現(xiàn)FPGA的靜態(tài)重構(gòu)。硬件設(shè)計(jì)保持接入板后端數(shù)據(jù)處理和控制部分基本不變，只更改前端接口模塊以適應(yīng)不同應(yīng)用場(chǎng)景，確保不同接入板載入的VerilogHDL程序存在較小差異。接入路由器完成的功能復(fù)雜，數(shù)據(jù)種類(lèi)繁多，如何在保障性能的基礎(chǔ)上實(shí)現(xiàn)快速重構(gòu)將是本文的難點(diǎn).

3 軟硬件設(shè)計(jì)

3.1 硬件設(shè)計(jì)

為保證不同數(shù)據(jù)接口與接入板的互聯(lián)互通和FPGA靜態(tài)重構(gòu)類(lèi)型的多樣，接口模塊采用連接器與接入板主框架相連，使接口模塊可復(fù)用，并且接口模塊不會(huì)影響接入板本身的其它模塊。數(shù)據(jù)處理部分的CPLD模塊和FPGA模塊分別采用國(guó)微公司的SM2C256和600萬(wàn)門(mén)級(jí)的SMQ2V6000，SMQ2V6000與Xilinx公司的Virtex-II系列完全兼容。主控芯片采用龍芯1A處理器，Ethernet接口芯片采用BCM5461S，PCI橋接芯片采用PCI9054。接入板硬件設(shè)計(jì)框圖如圖2所示。

圖2 接入板硬件設(shè)計(jì)框

接入板主體部分兩片F(xiàn)PGA外接存儲(chǔ)芯片供加載程序、擴(kuò)展FPGA內(nèi)部資源和數(shù)據(jù)緩存，F(xiàn)PGA1與FPGA2之間通過(guò)SPI-3(System Packet Interface, Level 3)接口協(xié)議連接。PCI9054連接龍芯1A和FPGA1，完成PCI轉(zhuǎn)LocalBus總線的功能。此外，CPLD作為全局復(fù)位系統(tǒng)管理E1接口模塊和兩片F(xiàn)PGA，龍芯1A通過(guò)背板與接入路由器的主控板交換管理信息。整塊板卡以龍芯1A作為管理通道，配置各個(gè)芯片，F(xiàn)PGA1和FPGA2作為業(yè)務(wù)通道，完成板卡的核心功能，包括協(xié)議轉(zhuǎn)換、數(shù)據(jù)封裝、報(bào)文解析、流分類(lèi)和監(jiān)控等功能。

3.2 FPGA設(shè)計(jì)

作為靜態(tài)重構(gòu)的主要器件，F(xiàn)PGA1在前端對(duì)來(lái)自不同接口的數(shù)據(jù)進(jìn)行適配處理，通過(guò)MII/GMII/

RMII(供其它類(lèi)似接入板設(shè)計(jì)使用)與接口模塊連接。靜態(tài)重構(gòu)集中在FPGA1內(nèi)部，載入不同的VerilogHDL程序?qū)⑾鄳?yīng)數(shù)據(jù)轉(zhuǎn)換為Ethernet數(shù)據(jù)送往后端，F(xiàn)PGA2保持處理方式不變，實(shí)現(xiàn)更改很少的設(shè)計(jì)完成設(shè)備的快速重構(gòu)。

接入板中FPGA的功能劃分框圖如圖3所示，F(xiàn)PGA1與接口模塊采用MII/GMII/RMII連接，數(shù)據(jù)在進(jìn)入接口模塊時(shí)進(jìn)行幀同步，之后在FPGA1中完成包頭解析處理，并將數(shù)據(jù)送往FPGA2進(jìn)行協(xié)議轉(zhuǎn)換和上下行數(shù)據(jù)解析轉(zhuǎn)發(fā)。上行方向，F(xiàn)PGA1對(duì)外部數(shù)據(jù)進(jìn)行數(shù)據(jù)緩存同步及格式轉(zhuǎn)換后通過(guò)SPI-3總線發(fā)送給FPGA2，F(xiàn)PGA2數(shù)據(jù)解析模塊對(duì)數(shù)據(jù)類(lèi)型進(jìn)行判斷，根據(jù)判斷結(jié)果分別送交給CPU處理模塊和后端路由接口處理模塊，完成相應(yīng)數(shù)據(jù)的分發(fā)處理。下行方向數(shù)據(jù)處理與上行方向相反。

圖3 接入板FPGA模塊功能劃分框

龍芯1A在靜態(tài)重構(gòu)中的作用是提供單板管理、驅(qū)動(dòng)配置、狀態(tài)管理及與主控板交互管理信息等功能。利用SPI總線，通過(guò)在FPGA1中編寫(xiě)相應(yīng)的Verilog程序和龍心1A驅(qū)動(dòng)實(shí)現(xiàn)對(duì)接口模塊中的相應(yīng)芯片進(jìn)行初始化。

3.3 通道配置

更換不同的模塊需要在FPGA1中對(duì)龍芯1A與接口模塊進(jìn)行通道配置，為后續(xù)數(shù)據(jù)流的傳輸提供通道。龍芯1A集成的SPI控制器作為主控端，時(shí)鐘頻率為33 MHz，通過(guò)SPI_CS引腳與FPGA1相連，SPI_CS信號(hào)與FPGA1輸入信號(hào)運(yùn)算的結(jié)果實(shí)現(xiàn)對(duì)模塊中芯片的片選。PCI通道管理配置模塊如圖4所示。

圖4 PCI通道管理配置模塊

龍芯1A通過(guò)PCI9054將PCI轉(zhuǎn)LocalBus總線與FPGA1相連，GPIO部分作為龍芯1A與FPGA1間的備份通信，在PCI出現(xiàn)故障時(shí)模擬LocalBus。PCI總線是一種高性能的32位/64位地址數(shù)據(jù)復(fù)用的高速外圍設(shè)備接口局部總線[5]，板卡中龍芯1A作為主設(shè)備向FPGA1發(fā)送控制信息。PCI9054信號(hào)分為3部分：數(shù)據(jù)線、地址線和控制線，信號(hào)先通過(guò)FPGA1內(nèi)部的BUF緩存處理，再對(duì)本地?cái)?shù)據(jù)進(jìn)行讀寫(xiě)控制。

3.4 軟件設(shè)計(jì)

在載入FPGA1用于靜態(tài)重構(gòu)的VerilogHDL程序中，對(duì)頂層文件采用模塊化設(shè)計(jì)，將接口(MII/GMII和SPI-3)數(shù)據(jù)處理模塊Data_Module和配置模塊Config_Module分開(kāi)處理。頂層設(shè)計(jì)層次描繪如圖5所示。

圖5 接入板軟件頂層設(shè)計(jì)結(jié)構(gòu)

MAC接口可配置于10 M/100 M/1 000 M模式下，并調(diào)用IP核完成數(shù)據(jù)的收發(fā)處理，數(shù)據(jù)收發(fā)時(shí)用FIFO進(jìn)行同步緩存。本文將接口速率配置為100 M，MAC Core參數(shù)如下：

assign mac_configuration_vector = {68′hB8B16_

00_00_00_08_00_03};

經(jīng)過(guò)處理的數(shù)據(jù)合路后通過(guò)32位單向SPI-3總線傳輸，SPI-3接口協(xié)議是一種應(yīng)用于SONET/SDH PHY層和鏈路層的接口[6]，擁有獨(dú)立的發(fā)送和接收接口，時(shí)鐘為133 MHz，可使PHY和鏈路層間的操作更加簡(jiǎn)潔。FPGA2根據(jù)包頭信息分別發(fā)往搜索引擎?zhèn)鬏數(shù)较乱患?jí)或者龍芯1A進(jìn)行處理。配置模塊完成FPGA1與周?chē)酒慕涌谂渲?、寄存器配置、中斷處理以及端口MAC地址。FPGA1的配置寄存器語(yǔ)句如下：

assign board_info_reg = {24′h0,fpga2_state,

fpga1_state,board_type,board_slot};

4 技術(shù)實(shí)現(xiàn)

本文以E1接入板為例，闡述具體設(shè)備在靜態(tài)重構(gòu)方面的設(shè)計(jì)。E1是國(guó)際電聯(lián)標(biāo)準(zhǔn)化部門(mén)(ITU-T)制定并由歐洲郵政與電信協(xié)會(huì)(CEPT)命名的數(shù)字傳輸系統(tǒng)一次群(PCM30)標(biāo)準(zhǔn)，我國(guó)采用E1標(biāo)準(zhǔn)作為脈沖編碼調(diào)制(PCM)系統(tǒng)和窄帶綜合業(yè)務(wù)數(shù)字網(wǎng)(N-ISDN)的基群。E1線路具有延遲穩(wěn)定，時(shí)間同步精確的優(yōu)點(diǎn)[7]。

4.1 數(shù)據(jù)收發(fā)處理

8路E1接口模塊采用DS26514和DS33W41完成數(shù)據(jù)成幀和轉(zhuǎn)Ethernet的功能，通過(guò)MII ( Medium Independent Interface，介質(zhì)獨(dú)立接口)與后端的FPGA1相連。

對(duì)E1模塊、FPGA1、PCI9054和龍芯1A通道配置完成后，模塊間進(jìn)行數(shù)據(jù)收發(fā)處理。每個(gè)E1模塊有4路E1數(shù)據(jù)，E1接入板通過(guò)DB15接口接入8路E1數(shù)據(jù)，兩個(gè)E1模塊通過(guò)MII與FPGA1連接。MII是IEEE802.3規(guī)定的與介質(zhì)無(wú)關(guān)接口,負(fù)責(zé)MAC和以太網(wǎng)PHY之間的通信。MII共16根信號(hào)線, 可分成發(fā)送,、接收和網(wǎng)絡(luò)狀態(tài)三組信號(hào)線。MII數(shù)據(jù)線為4位數(shù)據(jù)，MII一個(gè)完整的數(shù)據(jù)幀包括幀間隔、前導(dǎo)段、幀起始符、數(shù)據(jù)和幀結(jié)束符，幀起始符序列為10101011，即通過(guò)“5D”字段判斷數(shù)據(jù)幀的起始。E1數(shù)據(jù)通過(guò)MII傳輸?shù)紽PGA1， FPGA1工作于PHY模式下，采用外部輸入的25MHz時(shí)鐘。采用自定義的MII數(shù)據(jù)格式如圖6所示，4位數(shù)據(jù)傳輸時(shí)，SOP信號(hào)和EOP信號(hào)分別指示數(shù)據(jù)開(kāi)始和結(jié)束，ENB信號(hào)使能數(shù)據(jù)。

圖6 MII數(shù)據(jù)幀格式時(shí)序

接收的E1數(shù)據(jù)通過(guò)FPGA內(nèi)部的Ethernet IPCore將數(shù)據(jù)傳輸給FPGA2。對(duì)IPCore進(jìn)行設(shè)置，根據(jù)phy的速度指示配置MAC速度。在FPGA1內(nèi)部對(duì)兩個(gè)E1模塊進(jìn)來(lái)的8路數(shù)據(jù)進(jìn)行幀同步，通過(guò)FIFO緩存后打上自定義頭部標(biāo)識(shí)，用以指示是哪一個(gè)模塊的數(shù)據(jù)，然后進(jìn)行合路并無(wú)優(yōu)先級(jí)輸出，通過(guò)SPI-3送到FPGA2模塊進(jìn)行數(shù)據(jù)的解析處理。

4.2 測(cè)試結(jié)果

通過(guò)龍芯1A讀取兩個(gè)E1模塊中4個(gè)芯片的寄存器數(shù)據(jù)，返回芯片標(biāo)識(shí)和寄存器初始化地址，表示通道可以正常連通。對(duì)E1鏈路的八個(gè)端口進(jìn)行閉環(huán)測(cè)試，可得到端口狀態(tài)正常工作。在FPGA1內(nèi)部構(gòu)造滿足MII數(shù)據(jù)格式的數(shù)據(jù)，設(shè)定為1 s的間隔時(shí)間向外發(fā)送一次數(shù)據(jù)，數(shù)據(jù)經(jīng)過(guò)FPGA1內(nèi)部的IPCore后發(fā)往E1模塊，環(huán)回后FPGA1接收數(shù)據(jù)并發(fā)往FPGA2處理。測(cè)試結(jié)果如圖7所示。

圖7 數(shù)據(jù)環(huán)回測(cè)試結(jié)果

5 結(jié) 語(yǔ)

接入路由器中接入板的核心器件FPGA和CPU采用國(guó)產(chǎn)元器件，作為消除進(jìn)口元器件“預(yù)置后門(mén)”威脅的基礎(chǔ)，為整個(gè)系統(tǒng)的自主可控建立一個(gè)硬件平臺(tái)。板卡采用可進(jìn)行靜態(tài)重構(gòu)的模塊化設(shè)計(jì)，將接口部分和后端數(shù)據(jù)處理及控制部分弱相關(guān)，通過(guò)改變接口模塊、FPGA1程序和CPU驅(qū)動(dòng)程序，可將板卡改造成所需要的接入類(lèi)型，實(shí)現(xiàn)快速靜態(tài)重構(gòu)。通過(guò)測(cè)試，驗(yàn)證了基于國(guó)產(chǎn)芯片的E1接入板能很好的完成數(shù)據(jù)處理及控制功能，具有良好的可靠性，為以后相似設(shè)備的國(guó)產(chǎn)化提供參考。

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E1 Interface Reconfiguration Technology and Its Implementation based on Domestic Chip

SUN Wei, LI Jian, YANG Yu-fa

(Southwest Research Institute of Communications，Chengdu Sichuan 610041，China)

Domestic chips are usually used in key components for access board of access router, such as FPGA and CPU, control data and business data are in distributed collaborative process, and the modular design makes the change of card interface module and the loading of different programs realize equipment static reconfiguration. The adoption of two pieces of FPGA could make up the inadequacy of domestic chip performance, and makes easy the isolation of different access board data processing modules. The overall design of access board, the problems to be solved, the hardware and software strategies are described. The channels of between the CPU, FPGA and interface module are configured. Experiment indicates that this E1 board could fairly implement data receiving and dispatch process.

domestic; E1 access; reconfiguration

2015-04-17；

2015-08-01 Received date:2015-04-17；Revised date：2015-08-01

TN911

A

1002-0802(2015)09-1096-05

孫 偉(1990—)，男，碩士研究生，主要研究方向?yàn)橥ㄐ啪W(wǎng)絡(luò)；

李 鑒(1975—)，男，碩士，研究員，主要研究方向?yàn)橥ㄐ啪W(wǎng)絡(luò)；

楊玉發(fā)(1984—)，男，碩士，工程師，主要研究方向?yàn)榫W(wǎng)絡(luò)傳輸與接入。