成像制導(dǎo)中的多處理器并行及二值化算法研究*

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成像制導(dǎo)中的多處理器并行及二值化算法研究*

盧軍1，怯新現(xiàn)2，張?zhí)旆?，李哲1

(1.湖北工程學(xué)院 新技術(shù)學(xué)院，湖北 孝感432000；

2.湖北航天技術(shù)研究院 計(jì)量測(cè)試技術(shù)研究所，湖北 孝感432000)

摘要：導(dǎo)彈成像制導(dǎo)涉及大量圖像處理和計(jì)算，一般系統(tǒng)實(shí)現(xiàn)多以高性能單或多處理器為核心。討論了一種嵌入式多處理器系統(tǒng)的基本結(jié)構(gòu)，利用平臺(tái)特有的FSMC總線同時(shí)支持靜態(tài)分割和任務(wù)級(jí)調(diào)度2種并行算法，并以此進(jìn)行圖像二值化算法的并行化研究。試驗(yàn)結(jié)果分析表明，該設(shè)計(jì)能夠支持2種并行化算法，成倍減少圖像處理的時(shí)間。

關(guān)鍵詞：嵌入式系統(tǒng)；多處理器系統(tǒng)；FSMC總線；二值化算法；并行算法

0引言

導(dǎo)彈成像制導(dǎo)中空間導(dǎo)航、目標(biāo)定位均涉及大量圖像處理和計(jì)算，一般系統(tǒng)實(shí)現(xiàn)多以高性能CPU，F(xiàn)PGA或DSP等單核處理器或微控制器作為處理核心，例如文獻(xiàn)[1]利用DSP實(shí)現(xiàn)成像制導(dǎo)；文獻(xiàn)[2]圖像在精確制導(dǎo)中的應(yīng)用；文獻(xiàn)[3]電視制導(dǎo)武器系統(tǒng)圖像跟蹤；文獻(xiàn)[4]反坦克導(dǎo)彈電視制導(dǎo)圖像處理系統(tǒng)等中均涉及大量的數(shù)字圖像處理任務(wù)。因此，提高大規(guī)模數(shù)字圖像處理能力成為武器裝備性能提升的一個(gè)重要方面。

當(dāng)前絕大部分高性、超級(jí)能計(jì)算機(jī)系統(tǒng)以Intel，IBM為代表的多核處理器為基礎(chǔ)構(gòu)建[5]，而在四代到五代計(jì)算機(jī)體系的發(fā)展中，嵌入式多核、多處理器系統(tǒng)因其高性能、高可靠性、低功耗[6-8]等特點(diǎn)在空間圖像處理、空間計(jì)算等領(lǐng)域日益受到關(guān)注。

提出一種基于ARM的嵌入式多處理器系統(tǒng)的基本結(jié)構(gòu)，利用平臺(tái)特有的FSMC總線實(shí)現(xiàn)了一種同時(shí)支持任務(wù)靜態(tài)分割和任務(wù)級(jí)并行處理的結(jié)構(gòu)，嘗試從SMP方向進(jìn)行研究。

1基于嵌入式多處理器系統(tǒng)

1.1系統(tǒng)結(jié)構(gòu)

當(dāng)前典型的多處理器結(jié)構(gòu)主要以FPGA，DSP，ARM多種組合方式的AMP(異構(gòu)系統(tǒng))結(jié)構(gòu)為主，如：文獻(xiàn)[9]高性能異構(gòu)多處理器平臺(tái)，由FPGA和SPI流處理器組成；文獻(xiàn)[10]提出了一種多處理器異構(gòu)系統(tǒng)可以增加系統(tǒng)的冗余能力；文獻(xiàn)[11]用FPGA實(shí)現(xiàn)互聯(lián)的多DSP并行系統(tǒng)結(jié)構(gòu)，如圖1所示。文獻(xiàn)[12-13]也以FPGA和DSP組合多處理器系統(tǒng)。

圖1　FPGA與DSP并行處理異構(gòu)系統(tǒng)結(jié)構(gòu)框圖Fig.1　FPGA and DSP parallel processing heterogeneous　　　system architecture diagram

AMP的好處是可以利用不同處理單元的特性分別針對(duì)特定任務(wù)進(jìn)行處理以加強(qiáng)系統(tǒng)的處理能力，但設(shè)計(jì)復(fù)雜、編程難度較大、通用性較低。因此嘗試設(shè)計(jì)一種基于ARM的SMP多處理器系統(tǒng)彌補(bǔ)這些缺陷并加以驗(yàn)證。設(shè)計(jì)上使用五片芯片構(gòu)成一個(gè)分布式存儲(chǔ)MIMD結(jié)構(gòu)單元，其中主處理器(主機(jī))選用STM32F107，從處理器(從機(jī))選用STM32F103RG，為每個(gè)處理器配備64Mbit的SRAM；主從機(jī)通過SPI總線連接，并通過平臺(tái)特有的FSMC總線與存儲(chǔ)器連接。驗(yàn)證流程主要分為設(shè)計(jì)輸入、綜合、功能仿真、實(shí)現(xiàn)、配置下載、下載后板級(jí)調(diào)試檢錯(cuò)這幾個(gè)步驟[14-15]。系統(tǒng)結(jié)構(gòu)簡圖如圖2所示。

圖2　基于FSMC總線的多處理器系統(tǒng)結(jié)構(gòu)簡圖Fig.2　FSMC bus based multi-processor　　　system architecture diagram

該結(jié)構(gòu)可以使用SMP也可以使用NUMA結(jié)構(gòu)，非常規(guī)的AHB總線連接模式，可以通過高速以太網(wǎng)將多個(gè)系統(tǒng)構(gòu)成群集[16]，具有以下特點(diǎn)：

(1) 主機(jī)負(fù)責(zé)與外部進(jìn)行數(shù)據(jù)/任務(wù)交互，在內(nèi)部負(fù)責(zé)任務(wù)調(diào)度并處理部分任務(wù)，大多任務(wù)交給從機(jī)具體處理；

(2) 主機(jī)和從機(jī)擁有各自獨(dú)立訪問存儲(chǔ)空間，但只允許主機(jī)訪問從機(jī)存儲(chǔ)空間以分派任務(wù)數(shù)據(jù)；而它們之間的調(diào)度主要通過硬件方式的信號(hào)量機(jī)制實(shí)現(xiàn)，因此無需傳統(tǒng)處理過程的兩次數(shù)據(jù)傳輸，可以節(jié)省大量通信開銷；

(3) 主機(jī)和從機(jī)構(gòu)成異步結(jié)構(gòu)，從機(jī)之間則具有高度的并行性，可以實(shí)現(xiàn)任務(wù)級(jí)并行。

1.2二級(jí)流水線處理機(jī)制

圖2所示結(jié)構(gòu)中主機(jī)和從機(jī)采用特殊的FSMC總線結(jié)構(gòu)連接，可以同時(shí)支持任務(wù)級(jí)別并行(算法11)和靜態(tài)負(fù)載平衡(算法22)并行調(diào)度，通過對(duì)從機(jī)的調(diào)度可實(shí)現(xiàn)從機(jī)在兩個(gè)時(shí)間周期內(nèi)交替?zhèn)魉?分派)并處理任務(wù)，形成二級(jí)流水線處理過程，提高程序的并行性，從而較大幅度提系統(tǒng)的運(yùn)行性能，如圖3所示。

現(xiàn)結(jié)構(gòu)主要使用外部存儲(chǔ)器，如能利用處理器自有緩存則可以進(jìn)一步優(yōu)化調(diào)度流程。

1.3多工作模式切換

系統(tǒng)支持多種工作模式的切換以滿足不同任務(wù)環(huán)境和算法的需求，是因?yàn)榭紤]到導(dǎo)彈制導(dǎo)的實(shí)際工作環(huán)境和可靠性要求。例如，在導(dǎo)彈飛行的初期和中期，可將絕大部分處理器資源用于姿態(tài)控制與導(dǎo)航，而在末端進(jìn)行目標(biāo)識(shí)別和制導(dǎo)時(shí)將調(diào)度更多處理器參與圖像處理工作，如圖4所示；如果某個(gè)處理器出現(xiàn)故障，可以將其負(fù)擔(dān)的任務(wù)遷移到其它處理器，從而提高系統(tǒng)冗余度，提高系統(tǒng)的可靠性。

圖3　系統(tǒng)的二級(jí)流水線處理過程示意圖Fig.3　Two-stage pipelining processing system diagram

圖4　導(dǎo)彈飛行中的處理器資源分布示意圖Fig.4　Processor resource distribution diagram　　　 of a missile in flight

2圖像二值化算法

成像制導(dǎo)中最基本的圖像處理是圖像二值化操作，因此以算法的并行化過程對(duì)系統(tǒng)基本性能進(jìn)行測(cè)試。二值化算法是通過設(shè)定某個(gè)閾值，把具有灰度級(jí)的圖像變換成只有2個(gè)灰度級(jí)的黑白圖像。假設(shè)輸入圖像為的矩陣F[0,…,M-1,0,…,N-1]，輸出圖像為M×N的矩陣G[0,…,M-1,0,…,N-1]，假設(shè)閾值為T，那么圖像二值化的算法為

(1)

3并行算法設(shè)計(jì)

任務(wù)模型：假設(shè)有R幅大小為M×N的圖像待處理，系統(tǒng)中有n個(gè)處理器可以處理任務(wù)；系統(tǒng)中消息傳遞時(shí)間固定為TSR且與任務(wù)規(guī)模無關(guān)，單位字節(jié)傳輸時(shí)間為TW，如果一次傳送E字節(jié)，則一次消息傳遞所需的總時(shí)間為T=TSR+TWE。

3.1靜態(tài)任務(wù)分割算法

3.2任務(wù)級(jí)并行處理算法

主機(jī)主進(jìn)程(){在從機(jī)上創(chuàng)建子進(jìn)程管理對(duì)象;判定各從機(jī)空閑狀態(tài);將一個(gè)任務(wù)寫入空閑從機(jī),并通知該從機(jī)處理;接收從機(jī)任務(wù)完成信號(hào)并進(jìn)行計(jì)時(shí)統(tǒng)計(jì)處理;若所有任務(wù)完成且沒有新任務(wù),則終止所有進(jìn)程,否則循環(huán)執(zhí)行本過程}從機(jī)子進(jìn)程(){檢查主機(jī)任務(wù)(中斷)信號(hào);有任務(wù)則從對(duì)應(yīng)存儲(chǔ)空間取任務(wù)并進(jìn)行計(jì)算;完成任務(wù),向主機(jī)發(fā)送完成(中斷)信號(hào)}

圖5　任務(wù)級(jí)并行處理算法流程簡圖Fig.5　Task-level parallel processing algorithm diagram

4算法分析

前面簡單分析了2種算法的效能，這里再進(jìn)行詳細(xì)分析：

(1) 計(jì)算步

通過算法可知，對(duì)每個(gè)處理機(jī)來說，平均要執(zhí)行NM/n個(gè)賦值運(yùn)算步。

(2) 通信步

算法1：主處理機(jī)要把F矩陣發(fā)送給n個(gè)處理機(jī)，還要接收返回的計(jì)算結(jié)果，所以通信步為2n。

算法2：由于FSMC共享存儲(chǔ)器的特性，待處理數(shù)據(jù)由主機(jī)調(diào)度直接由圖像設(shè)備寫入相應(yīng)處理器存儲(chǔ)空間，而結(jié)果無需回送主機(jī)并可直接轉(zhuǎn)交給控制設(shè)備，因此通訊步為2。

(3) 計(jì)算復(fù)雜度和通信復(fù)雜度

從計(jì)算步的分析可知，兩種算法的計(jì)算時(shí)間復(fù)雜度均為O(NM/n)，算法1空間復(fù)雜度為O(NM/n)，算法2空間復(fù)雜度為O(NM)，關(guān)于通信復(fù)雜度：

算法1：根據(jù)靜態(tài)任務(wù)分配策略，可以求出總的通訊量為

(2)

所以算法1的通信復(fù)雜度為O(NM).

算法2：只需將F矩陣發(fā)送給從機(jī)而無需回傳結(jié)果，因此通訊數(shù)據(jù)量為NM，通信步為2，因此總通信量為

Ctlp(n)=2+NM.

(3)

任務(wù)調(diào)度所需通訊次數(shù)不隨任務(wù)規(guī)模的增加而變化，算法2的通信復(fù)雜度為O(NM).

(4) 并行度

并行度計(jì)算僅考慮計(jì)算開始到完成之間的時(shí)間，因此理想的并行度為n。

(5) 加速比和效率

根據(jù)漸進(jìn)加速比的計(jì)算公式

(4)

若有n臺(tái)處理機(jī)可用，設(shè)一個(gè)賦值步的計(jì)算時(shí)間為，并且不考慮通信開銷時(shí)，

(5)

(6)

所以，該算法理論上加速比可達(dá)到n(N)，效率可達(dá)1。

(6) 系統(tǒng)加速比和系統(tǒng)整體效率

根據(jù)前文分析，系統(tǒng)在理想狀況下的加速比和系統(tǒng)效率為：

對(duì)于算法1：

(7)

(8)

由于算法2不對(duì)任務(wù)進(jìn)行分割，因此以R個(gè)任務(wù)的并行性進(jìn)行分析算出其理想加速比和效率：

(9)

(10)

(11)

(12)

5系統(tǒng)測(cè)試

根據(jù)以上算法，在實(shí)驗(yàn)平臺(tái)中選擇規(guī)模為160×120，320×240，640×480 3種尺寸的任務(wù)分別進(jìn)行了實(shí)際的測(cè)試，其結(jié)果如表1，2所示。

將2種算法所需的計(jì)算時(shí)間除以100得到的數(shù)值和效率值在一個(gè)范圍內(nèi)，便于進(jìn)行比較，如圖6所示。

從以上實(shí)驗(yàn)數(shù)據(jù)中，可以得到以下結(jié)論：

表1　靜態(tài)分割算法測(cè)試表

表2　任務(wù)級(jí)并行算法測(cè)試表

圖6　靜態(tài)負(fù)載和任務(wù)級(jí)并行處理在不同任務(wù)　　　規(guī)模下效率折線圖Fig.6　Efficiency line chart of static load and　　　　task-level parallel processingunder　　　　different scales of the task

(1) 由于任務(wù)粒度的關(guān)系，算法1的整體效率低于算法2；同期算法1所需的計(jì)算時(shí)間增長幅度也明顯高于算法2，計(jì)算時(shí)間的增長導(dǎo)致了效率曲線在規(guī)模增加后逐步收斂；

(2) 算法1需要的通信步較多，其總執(zhí)行時(shí)間約為算法2的2倍。但系統(tǒng)計(jì)時(shí)精度為毫秒級(jí)，低于毫秒無法有效計(jì)算，因此在任務(wù)規(guī)模較小時(shí)誤差較大，因此以上測(cè)試的初始效率約為63%；

(3) 隨著處理機(jī)數(shù)的增加，2種算法的加速比和效率都得到了增長，但算法2的增長幅度較快。特別是算法1的執(zhí)行效率沒有明顯提升，這是因?yàn)槊菜凭獾姆指钏惴▽?dǎo)致了各個(gè)任務(wù)之間分配的不均衡，分割算法產(chǎn)生了通訊，也就影響了其整體效率的提升；

(4) 表1，2中規(guī)模為640×480的圖像處理時(shí)間均低于40 ms，滿足連續(xù)圖像的實(shí)時(shí)處理要求。但實(shí)際應(yīng)用中還可能需要進(jìn)行如均衡化、降噪等處理，這將延長處理時(shí)間，降低實(shí)時(shí)性處理能力。以中值濾波為例，系統(tǒng)采用基于冒泡法排序的串行化算法約需4 259 ms，而快速排序的FSMF算法[17]可以將時(shí)間復(fù)雜度降低到O(NlnN)；NSMF可以將3×3模板的比較次數(shù)降低到30次；基于統(tǒng)計(jì)思想的SMF算法和FMF算法需要21次比較；文獻(xiàn)[18]僅需要18次比較，這都可以較大幅度的提高系統(tǒng)的吞吐量。分別采用以上算法后優(yōu)化，對(duì)于規(guī)模為640×480的圖像處理結(jié)果如表3所示。

表3　中值濾波算法的多種優(yōu)化并行處理結(jié)果對(duì)比

從表3中可以看到不同任務(wù)所需的時(shí)間差異是巨大的，圖像二值化串行時(shí)間需要72 ms，而基于冒泡法排序的中值濾波任務(wù)則需4 259 ms，根本達(dá)不到圖像的實(shí)時(shí)化處理要求，但是也應(yīng)看到通過并行算法以及處理機(jī)數(shù)量就可以成本減少處理時(shí)間，與此同時(shí)如果能夠?qū)唧w任務(wù)本身所需的基本算法進(jìn)行改進(jìn)，可以更大幅度的減少處理時(shí)間，如基于快速計(jì)算的中值濾波在并行度為4時(shí)需606 ms完成任務(wù)，相比基礎(chǔ)的冒泡法已經(jīng)提升了7倍的性能。

6結(jié)束語

針對(duì)成像制導(dǎo)中圖像處理系統(tǒng)構(gòu)建的具有FSMC特殊總線的SMP多處理器并行處理系統(tǒng)，由主機(jī)進(jìn)行任務(wù)調(diào)度和快速切換，支持靜態(tài)任務(wù)分割和任務(wù)級(jí)并行處理，大大提高了系統(tǒng)的處理能力。研究并實(shí)現(xiàn)了圖像處理中基礎(chǔ)的二值化并行處理算法以及中值濾波算法的性能度量。雖然系統(tǒng)的單項(xiàng)任務(wù)處理能力能夠滿足需求，但對(duì)于實(shí)際中復(fù)雜多任務(wù)任務(wù)處理的能力還不足，這與目前選用的STM32本身的處理能力有關(guān)，后續(xù)研究中可以使用性能更好的如Cortex-A7/A8架構(gòu)的系統(tǒng)提升基礎(chǔ)運(yùn)算能力并重點(diǎn)關(guān)注復(fù)雜任務(wù)的并行化處理過程。

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Multiprocessor in Missile Guidance Systems and Research of Binarization Algorithms of Parallel Algorithms

LU Jun1, KAI Xin-xian2,ZHANG Tian-fan1, Li Zhe1

(1.Hubei Engineering University，College of Technology,Hubei Xiaogan 432000，China;2.Hubei Institute of Aerospace Technology,Institute of Measurement and Testing technology, Hubei Xiaogan 432000,China)

Abstract:Missile guidance involves a large amount of image processing and calculations, and generally system realization takes single or multi high performance processorsasits core. The basic structure of an embedded multiprocessor system is analyzed, and the platform-specific FSMC bus is used to support static segmentation and task-scheduling two parallel algorithms, and further study the parallelization of image binarization algorithm. Test results show that the design can support two parallel algorithms, greatly reducing image processing time.

Key words:embedded systems; multiprocessor systems; FSMC bus; binarization algorithm; parallel algorithms

中圖分類號(hào)：TJ765.3

文獻(xiàn)標(biāo)志碼：A

文章編號(hào)：1009-086X(2015)-02-0103-07

doi:10.3969/j.issn.1009-086x.2015.02.017

通信地址：432000湖北省孝感市學(xué)院路158號(hào)E-mail：mail.lujun@gmail.com

作者簡介：盧軍(1975-)，男，湖北孝昌人。副教授，碩士，研究方向?yàn)榫W(wǎng)絡(luò)信息安全與多智能體協(xié)同控制。

基金項(xiàng)目：湖北省自然科學(xué)基金(2014CFB576)；湖北工程學(xué)院自然科學(xué)基金(201515)

* 收稿日期：2014-10-20；
修回日期：2014-12-05