高可靠性的閃存字線驅動電路設計

姜 偉，張其笑，胡玉青，張炎峰

（蘇州大學 城市軌道交通學院，江蘇 蘇州 215000）

閃速存儲器（Flash memory），簡稱閃存，是目前最先進的存儲技術。目前，單塊集成電路芯片上可以集成容量為幾十GB的閃存，存儲單元的面積已經(jīng)減小到0.0025μm2，工藝節(jié)點也已下降到25 nm[1]。閃存具有的非易失、抗震和低功耗等特性使其廣泛應用于各種存儲系統(tǒng)中[2]（手機、音樂播放器、相機等）。閃存的基本存儲單元為一個堆疊柵晶體管，包括用于存儲電荷的浮柵（floating gate）以及用于連接字線的控制柵（control gate），通過字線給控制柵施加一定的電壓就可以對每個存儲單元進行編程、擦除或讀取。在對閃存進行編程和擦除的過程中常常需要用到高壓，而字線驅動電路的作用就是要確保高電壓能夠正確地施加到存儲單元的控制柵上。隨著晶體管尺寸越來越小以及高電壓對晶體管性能的退化作用，字線驅動電路將面臨嚴峻的可靠性問題。本文分析了傳統(tǒng)電平轉換電路中存在的不足，提出了一種高可靠性的能夠同時驅動正負高壓的字線驅動電路，解決了傳統(tǒng)結構中存在的電壓競爭問題，同時提升了電路的帶負載能力。

1 存儲單元結構和擦寫機制

閃存存儲單元如圖1所示，包括兩個柵極：最上面是控制柵，用于施加適當?shù)墓ぷ麟妷?；?nèi)部是浮柵，用于存儲電荷。通過電子注入浮柵，改變存儲單元閾值電壓來實現(xiàn)0/1的存儲。閾值電壓的變化可以用一個簡單的等式來說明[3]：

其中，VT0是浮柵中沒有電子時的閾值電壓，Q是浮柵中總的電荷量，CFC是浮柵與控制柵之間的耦合電容。這樣，存儲單元就可以形成兩種不同的邏輯狀態(tài)，通過施加合適的讀取電壓Vread就可以被靈敏放大器準確地讀出存儲信息。

用于改變浮柵中的電荷的物理機制通常有以下兩種：熱電子注入（HCI）和Fowler-Nordheim隧穿[4]。擦除操作是在特定的電壓偏置條件下將電子注入浮柵，需要注意的是，擦除操作是在同一個扇區(qū)上的所有存儲單元中同時進行，而不是對特定的存儲單元進行擦除。擦除完成后，存儲單元的閾值電壓升高。例如，通過FN隧穿效應進行擦除時，在控制柵上施加正高壓，漏極接地，源極浮置。編程操作是在特定的電壓偏置條件下使電荷脫離浮柵。例如，使用FN隧穿效應進行編程時，施加與擦除操作極性相反的電壓：在控制柵上施加負高壓。編程完成后，存儲單元的閾值電壓降低。兩個閾值電壓之間的差值稱為閾值電壓窗口。

圖1 閃存存儲單元與其轉移特性曲線Fig.1 Flash memory cell and its transfer characteristic curve

2 字線驅動電路設計分析

通常，在編程和擦除時需要在字線上分別施加負高壓和正高壓，這就需要進行低電壓與高電壓之間的轉換。實現(xiàn)這種功能的典型電路被稱為電平轉換電路。對于閃存電路來說，連接字線的電平轉換電路就稱為字線驅動電路[5]。

2.1 傳統(tǒng)電平轉換電路分析

傳統(tǒng)的電平轉換電路如圖2所示，包括一個用于提供互補輸入信號的反向器INV，兩個交叉耦合的PMOS管MP1和MP2以及兩個NMOS管MN1和MN2。電平轉換電路的工作方式如下所述：當輸入端IN輸入低電平vss時，通過反相器INV后，晶體管MN2的柵極為電源電壓vdd，晶體管MN2導通，輸出端OUT被拉到低電平vss，使得晶體管MP1也導通。從而晶體管MP2的柵極電壓（OUTb）被上拉到正高壓vpp，致使晶體管MP2關斷。因此，輸出端OUT輸出低電平vss。同理，當輸入端IN輸入高電平vdd時，OUTb端輸出低電平vss，而OUT端輸出正高壓vpp。

圖2 傳統(tǒng)的電平轉換電路Fig.2 The conventional level shifter

輸入端IN由低電平vss翻轉到高電平vdd的過程中，有一小段時間晶體管MP1與晶體管MN1是同時打開的，這時，輸出端OUTb的電壓是由MP1與MN1的導通電阻決定的[6]。因此，考慮到工藝偏差，必須精確設計MOS管的寬長比，減小PMOS管的尺寸保證導通電阻足夠大，否則電路可能無法正常工作，影響電路可靠性。但如果PMOS管尺寸過小，又會導致對后級電路的驅動能力下降。所以，傳統(tǒng)的電平轉換電路存在著可靠性和驅動能力的權衡問題。

2.2 新型字線驅動電路設計

對閃存進行編程或擦除時，分別會用到負高壓或正高壓，傳統(tǒng)的電平轉換電路只能提供正壓之間的切換功能。針對閃存電路的特殊性以及傳統(tǒng)電平轉換電路中存在的嚴峻的可靠性問題，本文提出了一種能夠同時轉換正高壓與負高壓的高可靠性的字線驅動電路，如圖3所示。其中，MP1和MP2是高壓PMOS管；MN1-MN4為三阱工藝的NMOS管，如圖4所示，用于引入負壓；CL是負載電容。VPPWL與VNNWL可以是電荷泵電路的輸出電壓，也可以是來自外部輸入的正負高壓。VWELL是n阱電壓，AD是地址信號而ERASE是擦除/編程控制信號。

圖3 改進的字線驅動電路Fig.3 The improved word line driver circuit

圖4 三阱工藝NMOS管Fig.4 Triple-well NMOS

對閃存進行編程時，控制信號ERASE為低電平vss，n阱偏置VWELL接高電平vdd，正高壓輸入端VPPWL接高電平vdd，負高壓輸入端VNNWL首先接低電平vss，地址信號AD變?yōu)楦唠娖絭dd選中對應字線；反向器I2輸出高電平vdd，使得MP2關斷；由于ERASE接低電平，所以MP1開啟，使得節(jié)點SGB（MN4的柵極）維持在高電平，致使MN4導通，輸出端OUT（MN3的柵極）首先通過MN4被拉低到低電平vss；隨后VNNWL接入編程所需的負高壓vnn，輸出端OUT通過MN4就被充電到負高壓vnn用于編程操作。MN1與MN2起到穩(wěn)定MN4柵極電壓的作用，地址信號選定后，MN1與MN2的柵極都為低電平vss，同時關斷，這樣MN4的柵極就能被穩(wěn)定在高電平vdd，而MN3的柵極OUT通過MN4放電到低電平vss，當負高壓vnn到來時，OUT端迅速拉低，使得MN3管維持關斷狀態(tài)。MN1與MN2有效隔離了SGB節(jié)點（MN4的柵極）與下拉通路，解決了在負高壓vnn到來后MN3與MN4的漏極電壓競爭問題，提高了電路可靠性。另外，通過合理設計MN4管的尺寸，能夠有效提升電路帶負載能力。

對閃存進行擦除時，控制信號ERASE為高電平vdd，負高壓輸入端VNNWL接低電平vss，n阱偏置VWELL接正高壓vpp，正高壓輸入端VPPWL接正高壓vpp。通常閃存都是同一扇區(qū)一起擦除，所以同一扇區(qū)內(nèi)地址信號都為高電平vdd，此時反向器I2也輸出高電平vdd，使得MP2導通，OUT輸出正高壓vpp用于擦除操作。為了提高電路的帶負載能力，必須加大MN4管的尺寸，這時就存在一個可觀的柵漏耦合電容，MN4的柵極電壓會被拉高，使MN4導通，OUT端輸出的正高壓vpp就會泄露并造成很大的漏電流。這里的解決措施是通過MN2和MN3的下拉通路對SGB節(jié)點（MN4的柵極）放電到低電平vss，使MN4保持關斷狀態(tài)，輸出端OUT輸出穩(wěn)定的正高壓vpp，提高了電路可靠性。

3 電路仿真結果分析

本設計基于SMIC 0.18μm浮柵工藝，正常工作電壓vdd為1.8 V，低電平 vss為 0 V，負高壓 vnn為-7 V，正高壓 vpp為+7 V。地址信號的上升時間和下降時間都為0.1 ns，為了模擬真實編程/擦除周期時正負高壓的施加情形，規(guī)定正負高壓的建立時間為10 ns，用Hspice對圖3所示電路進行仿真。晶體管尺寸如表1所示。

表1 晶體管尺寸Tab.1 The size of transistors

圖5為編程狀態(tài)下各電壓波形圖，其中負載電容為1 pF。如圖所示，OUT端電壓隨著vnn的下降而降低，最終穩(wěn)定在編程所需的-7 V電壓。擦除電壓波形跟編程電壓波形只是最終輸出電壓OUT的極性不同，為+7 V，在此就不再累述。表2為編程狀態(tài)下字線驅動電路的帶負載能力[7-8]，從表中可以看出，本設計具有較強的負載驅動能力，驅動3 pF的大負載時，傳輸延時也只有1.919 ns，相對于μs級的編程周期來說，可以忽略不計。

圖5 編程狀態(tài)下字線驅動電路電壓波形圖Fig.5 Waveforms for word line driver during program state

4 結 論

文中基于SMIC 0.18μm浮柵工藝提出了一種新型字線驅動電路，適用于閃存，其主要特點是采用隔離穩(wěn)壓技術，同時具備轉換正高壓和負高壓的功能。電路仿真結果表明，該電路克服了電平轉換電路中普通存在的電壓競爭問題，工作時穩(wěn)定可靠，并且具有較強的負載驅動能力。

表2 字線驅動電路的帶負載能力Tab.2 The ability of d riving capacitive loads for the p roposed word line driver

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