基于FPGA的磁懸浮微驅(qū)動器控制系統(tǒng)研究*

楊莉莉，郭 亮

(浙江理工大學(xué)機械與自動控制學(xué)院，浙江杭州310018)

0 引言

微驅(qū)動器是指能產(chǎn)生精度較高的驅(qū)動力器件或裝置，其作為微機電系統(tǒng)(MEMS)的核心部件，廣泛存在于微小機器人的活動關(guān)節(jié)、微小航天儀器、磁盤驅(qū)動、超精密加工等方面，因此對微驅(qū)動器的測量控制研究顯得尤為重要［1-2］。由于傳統(tǒng)的接觸式、氣浮式微驅(qū)動器難以在定位精度、運動自由度等方面實現(xiàn)更高的設(shè)計要求，磁懸浮式微驅(qū)動器以其優(yōu)越的定位性能受到了廣泛關(guān)注，并在精密微小領(lǐng)域獲得了更大的發(fā)展。磁懸浮微驅(qū)動器系統(tǒng)是一個非線性、參數(shù)攝動、耦合、抗干擾能力差的精密復(fù)雜系統(tǒng)［3-4］，對于動子多自由度的運動控制是由單個自由度運動控制結(jié)合而成的，因此完成動子多自由度精確定位的重要基礎(chǔ)是動子的無靜差穩(wěn)定懸浮。

本研究主要實現(xiàn)對磁懸浮微驅(qū)動器懸浮狀態(tài)的精確控制，傳統(tǒng)控制系統(tǒng)中常采用PC 或DSP 進行控制，PC 控制系統(tǒng)中外部數(shù)據(jù)采集卡的采樣頻率較低，難以滿足高速數(shù)據(jù)處理的要求，進而無法實現(xiàn)高精度控制的目的;DSP 運算速度快，合適處理密集的加乘運算［5］，但用戶可自定義管腳過少，不利于實現(xiàn)對多相電機的控制。而FPGA 以其高時鐘頻率著稱，不僅內(nèi)部延時小，能并行運行程序完成大量數(shù)據(jù)運算，而且擴展性較好，便于后續(xù)控制系統(tǒng)功能的升級［6-7］，經(jīng)過綜合分析比較后，選擇型號為EP2C5T144I8 的FPGA 作為主控芯片，用于實現(xiàn)磁懸浮微驅(qū)動器的懸浮系統(tǒng)控制。

本研究針對日磁懸浮微驅(qū)動器的實時精確控制問題，對FPGA 的磁懸浮微驅(qū)動器進行了研究。

1 磁懸浮微驅(qū)動器

1.1 磁懸浮微驅(qū)動器結(jié)構(gòu)

層疊繞組式磁懸浮微驅(qū)動器的結(jié)構(gòu)如圖1所示，它由背鐵、塑膠板、空心繞組及定子永磁陣列等4 部分組成。其中:定子部分的永磁體采用二維Halbach 的永磁矩陣結(jié)構(gòu)，該矩陣由形狀尺寸完全相同的109 塊釹鐵硼材料制成的永磁體模塊和12 塊鐵塊組成，動子部分采用層疊式空心繞組的結(jié)構(gòu)，四層繞組正交疊加，自上而下的四層導(dǎo)線中第一、三層沿y 方向鋪設(shè)，第二、四層沿x 方向鋪設(shè)［8］。

圖1 磁懸浮微驅(qū)動器結(jié)構(gòu)

1.2 磁懸浮微驅(qū)動器工作原理

動子線圈采用相互間隔的直導(dǎo)線的形式排列，通過改變動子導(dǎo)線中的通電電流的大小和方向，即可改變動子導(dǎo)線板受到的洛侖茲力，從而改變動子的懸浮狀態(tài)。

本研究以圖1 中最底層的沿x 方向排列的直導(dǎo)線為對象進行分析，該層動子導(dǎo)線板與永磁體的位置關(guān)系如圖2所示。相鄰實線之間的導(dǎo)線電流方向相同，磁場為水平方向。筆者將水平充磁磁塊上方虛線間的繞組設(shè)置為懸浮力控制繞組，其余繞組則設(shè)置為水平推力控制繞組;改變懸浮力控制繞組的電流即可實現(xiàn)動子直導(dǎo)線板的懸浮定位和繞x 軸旋轉(zhuǎn)，而改變水平力控制繞組的電流即可實現(xiàn)其y 方向的平動，同理可對y 方向排列的空心繞組進行分析，并由此得出結(jié)論。通過控制繞組中的電流可實現(xiàn)動子線圈5 個自由度的運動，分別為沿x、y、z 軸平移以及繞x 軸、y 軸旋轉(zhuǎn)。

1.3 磁懸浮微驅(qū)動器動子運動模型

為了避免懸浮過程中動子線圈其他自由度方向的運動，本研究利用滾珠直線軸承把動子線圈固定在4根垂直桿上，使其只能進行z 方向運動。通過對動子線圈的電流控制調(diào)整后使得每根導(dǎo)線中電流元受到的洛倫茲力方向向上。以動子導(dǎo)線板的位移、運動速度以及電流為變量，根據(jù)洛倫茲力、電路原理以及運動學(xué)相關(guān)原理可知，懸浮微驅(qū)動器動子的運動模型如下:

式中:T—磁場強度;g—重力加速度;fr—動子導(dǎo)線板所受的摩擦力;fd—系統(tǒng)所受到的外部干擾;l—磁場中每根導(dǎo)線的長度;m—動子導(dǎo)線板質(zhì)量，其值為313.36 g;R—單根導(dǎo)線電阻，其值為0.7 Ω;L—直導(dǎo)線形成的等效電感，其值為84.3 μH;U—系統(tǒng)輸出的控制電壓。

2 PID 控制仿真

PID 控制通過對誤差進行比例、積分、微分調(diào)節(jié)，具有參數(shù)調(diào)整方便、結(jié)構(gòu)簡單、穩(wěn)定性好等優(yōu)點［9］。為減小計算過程中產(chǎn)生的誤差，本研究對PID 算法進行離散化后分別得到第k 次和第k－1 次控制算式，兩式相減后得到增量型PID 控制算法公式如下式所示:

式中:KP、Ki、Kd—比例、積分、微分環(huán)節(jié)對應(yīng)的參數(shù)，系數(shù)k0= Kp+ Ki+ Kd，k1=－ Kp－2Kd，k2= Kd，e(k)、e(k－1)和e(k－2)分別為第k、k－1 和k－2 次測量偏差。

筆者通過Matlab 對微驅(qū)動器運動模型進行PID控制仿真，其仿真模型如圖3所示。結(jié)合Signal Constraint 調(diào)節(jié)PID 參數(shù)，仿真出的PID 參數(shù)為KP=10.986 1，Ki=2.704 3，Kd=0.070 7，PID 參數(shù)下系統(tǒng)的1 mm階躍響應(yīng)仿真波形如圖4所示。仿真結(jié)果的超調(diào)為4%，整定時間0.06 s，穩(wěn)態(tài)誤差小于1%。

圖3 PID 控制仿真模型

圖4 PID 仿真波形

3 控制系統(tǒng)硬件設(shè)計

為實現(xiàn)動子無靜差懸浮和快速響應(yīng)，需設(shè)計硬件系統(tǒng)將采集到的動子懸浮氣隙高度轉(zhuǎn)化為電壓信號，經(jīng)過數(shù)據(jù)處理后將控制信號傳輸給動子線圈，從而實現(xiàn)整個系統(tǒng)的閉環(huán)控制?？刂葡到y(tǒng)選用渦流傳感器KD2306-2S1 測量動子懸浮高度，輸出的位移信號經(jīng)A/D 轉(zhuǎn)化為數(shù)字量后傳輸至FPGA 中，數(shù)字信號在FPGA 中完成濾波算法，通過電壓轉(zhuǎn)換后完成PID 控制算法，最后由FPGA 將控制信號發(fā)送給DA 并輸出至驅(qū)動器，從而完成驅(qū)動平面電機動子的工作。同時需要將采集到的電壓信號傳輸至PC 機并轉(zhuǎn)化成動子線圈的懸浮高度，實時顯示在上位機界面上，觀察響應(yīng)時間、超調(diào)量、波動等信息，驗證控制效果。系統(tǒng)硬件框圖如圖5所示。

圖5 系統(tǒng)硬件框圖

3.1 A/D 采樣電路

A/D 采樣電路中使用的ADC 芯片AD7671AST 為16 位逐次逼近式高精度模數(shù)轉(zhuǎn)換器，其最高采樣速率可達(dá)1 MSPS。為了驅(qū)動AD7671 且保持其SNR 和轉(zhuǎn)換噪聲的性能，選擇低噪聲、高增益帶寬的OP07AZ 作為輸入緩沖器，并接入10 pF 的外部補償電容。2.5 V參考電壓由電源轉(zhuǎn)換芯片ADR421 提供。OVDD 輸入引腳設(shè)置為數(shù)字3.3 V 以匹配FPGA 的端口電壓［10-11］。

(1)WARP 和IMPLUSE 配置為低電平，使AD7671工作于NORMAL 模式;

(2)SER/PAR 配置為低電平，使采樣電路輸出16位并行信號;

(3)采集的微驅(qū)動器懸浮信號的范圍為－10 V ～10 V，依據(jù)模擬輸入配置表將INA 接參考電壓REF，INB、INC 接模擬地、IND 接模擬輸入;

(4)CS、CNVST、RD、BUSY 控制引腳和16 位DATA 數(shù)據(jù)引腳分別與FPGA 各引腳相連，完成AD7671的采樣過程。

3.2 DA 數(shù)據(jù)輸出電路

DA 芯片選用16 位串行高速數(shù)模轉(zhuǎn)換芯片AD5545，為了輸出±5 V 的信號，DA 輸出口外接高精度運算放大器AD8620，運算放大電路中選用0.01%精度的電阻以提高輸出精度。FPGA 通過CS、RS 及LDAC控制信號將數(shù)據(jù)從SDI 引腳輸出至DA，完成驅(qū)動控制。

4 控制系統(tǒng)軟件設(shè)計

FPGA 內(nèi)部邏輯控制模塊主要包括ADC 采樣模塊、FIFO［12］模塊、濾波模塊、PID 控制模塊、DAC 數(shù)據(jù)輸出模塊及RS-232 通信模塊，F(xiàn)PGA 邏輯控制軟件的整體框圖如圖6所示。

圖6 軟件控制系統(tǒng)框圖

4.1 A/D 采樣控制模塊

A/D 采樣時序由FPGA 控制產(chǎn)生，而時鐘信號由AD7671 內(nèi)部自己產(chǎn)生。CNVST 低電平時啟動轉(zhuǎn)換，完成信號讀取，兩個時鐘周期后使CNVST 為高電平，進入數(shù)據(jù)保持階段，BUSY 為AD7671 的反饋信號，一旦A/D 開始轉(zhuǎn)換，則變?yōu)楦唠娖?，在BUSY 為高電平時選通RD 并讀取上一次轉(zhuǎn)換數(shù)據(jù)。狀態(tài)機初始狀態(tài)為S0，此時RD 和CS 為高電平狀態(tài)，CNVST 為低電平，將CS 變?yōu)榈碗娖?，CNVST 變?yōu)楦唠娖胶?，進入S1狀態(tài)，即開始模數(shù)轉(zhuǎn)換，等待1 個時鐘周期后進入S2狀態(tài)判斷BUSY 是否為高電平，是則進入S3 狀態(tài)，將RD 變?yōu)榈碗娖?，并開始讀取轉(zhuǎn)換結(jié)果;否則繼續(xù)等待，讀取完成后返回S0 狀態(tài)。

4.2 FIFO 緩存模塊

為解決A/D 數(shù)據(jù)采集速度和后續(xù)卡爾曼濾波器運算速度匹配問題，本研究通常在中間加入FIFO 緩存器。FIFO 緩存模塊為四級緩存，該模塊分別檢測寫信號和讀信號，檢測到寫使能信號且寄存器未滿時，將數(shù)據(jù)保存至寄存器，同理，檢測到讀使能信號時完成從寄存器中讀取數(shù)據(jù)。

4.3 卡爾曼濾波模塊

卡爾曼濾波是用一組遞歸方程組來估計系統(tǒng)的狀態(tài)?？柭鼮V波方法計算速度快，占用內(nèi)存少，滿足磁懸浮控制系統(tǒng)實時性的要求，當(dāng)信號和噪聲同時輸入時，卡爾曼濾波器能在保留信號的同時，最大程度抑制噪聲［13］?？柭鼮V波算法步驟如下:

(1)設(shè)置系統(tǒng)初始估計值X0，初始均方誤差陣P0和初始信號值Zk;

(2)由式(4)計算出預(yù)測誤差Pk|k－1;

(3)再根據(jù)式(5)計算出濾波增益Kk;

(4)將數(shù)據(jù)代入(3)可得最優(yōu)預(yù)測值Xk|k－1;

(5)最后根據(jù)以上數(shù)據(jù)通過式(7)計算出最優(yōu)濾波估計值Xk，同時根據(jù)公式(6)更新Pk的值。

通過步驟(1)～(5)完成了一次濾波周期算法，卡爾曼濾波計算公式如下:

(1)最優(yōu)預(yù)測值:

(2)預(yù)測誤差協(xié)方差:

(3)濾波增益矩陣:

(4)估計誤差協(xié)方差:

(5)最優(yōu)濾波估計值:

4.4 PID 算法控制模塊

PID 算法選擇并行方式實現(xiàn)，采用增量式算法將PID微分方程分解為FPGA 易實現(xiàn)的基本運算式，以便于將運算器和數(shù)據(jù)類型進行歸一化處理，達(dá)到減少運算算子的目的。對并行結(jié)構(gòu)方法進行改進的運算思路如下:

(1)減法運算通過二進制補碼形式實現(xiàn)，即A－B=A+(B 補);

(2)擴展加法運算位數(shù)，同符號數(shù)相加時可能出現(xiàn)運算結(jié)果位數(shù)溢出，因此在數(shù)據(jù)運算中將數(shù)據(jù)結(jié)果擴展一位;

(3)由于FPGA 不支持浮點運算，故將浮點數(shù)轉(zhuǎn)換成定點數(shù)進行運算;

(4)FPGA 只能進行整數(shù)運算，為保留采樣數(shù)據(jù)的精度，計算時需要將實數(shù)轉(zhuǎn)換為整數(shù)，即將數(shù)據(jù)擴大10n使小數(shù)轉(zhuǎn)化為整數(shù)，計算后再使輸出結(jié)果縮小10n作為輸出信號;

(5)寄存器REG 可鎖存信號，3 路信號并行計算減少了延時時間，提高了運算的速率。

筆者根據(jù)公式(2)對期望值r(k)與測量值y(k)的偏差e(k)進行PID 運算，其中系數(shù)k0、k1、k2均由仿真得出，與改進后的并行結(jié)構(gòu)共需要4 個加法器、3 個乘法器，比傳統(tǒng)并行結(jié)構(gòu)少用了3 個減法器，不僅減少了連線數(shù)量，且提高了對設(shè)計的加法IP 核的利用率，降低了設(shè)計的難度，提高了工作效率。

4.5 DA 控制模塊

DA 控制輸出狀態(tài)機初始狀態(tài)為S0，此時CS =0，LDAC=0;CS 與LDAC 均變?yōu)楦唠娖胶?，進入S1 狀態(tài);CS 上升沿觸發(fā)DAC 輸入，將包括地址信號在內(nèi)的18 位數(shù)據(jù)傳輸至DAC 內(nèi)部的輸入寄存器中，然后進入S2 狀態(tài)，此時計數(shù)器開始從0 ～18 的計數(shù)，保證DAC 完成輸入寄存器的數(shù)據(jù)串行移位至DAC 寄存器;改變CS 和LDAC 的電平，使CS 和LDAC 變?yōu)榈碗娖?，進入S3 狀態(tài)，完成數(shù)模轉(zhuǎn)換并輸出。

4.6 RS-232 通信模塊

FPGA 與上位機通信采用RS-232 通信方式，波特率設(shè)定為9 600，即接收一個bit 的時間為1 s/9 600 =104 μs。由于FPGA 的晶振為50 MHz，故可用50 M 時鐘設(shè)計計數(shù)器，并根據(jù)計數(shù)器發(fā)送數(shù)據(jù)，一次完整數(shù)據(jù)接收需要有1 144 000 ns，所以計數(shù)器必須計滿57 200次，所以需要16 位計數(shù)器。由于A/D 采樣得到的數(shù)據(jù)為16 位，而RS-232 一次最多傳送8 位，本研究將16位數(shù)據(jù)分成兩部分，高、低8 位依次經(jīng)過RS-232 與上位機通信。

5 實驗及結(jié)果分析

為驗證磁懸浮控制系統(tǒng)的可行性，筆者搭建實驗平臺。磁懸浮平臺的動子表面積略大于永磁體，邊長大約為120 mm，動子板的4 個角通過滾珠式直線軸承與豎直導(dǎo)軌相連，使動子只產(chǎn)生z 方向位移，導(dǎo)軌上安裝渦流傳感器對懸浮高度進行實時測量，控制信號通過驅(qū)動器線性放大后轉(zhuǎn)化為微驅(qū)動器動子繞組的輸入電流信號，調(diào)節(jié)動子導(dǎo)線板與定子永磁體間相互作用的電磁力從而控制動子懸浮高度，上位機中實時顯示控制效果。磁懸浮控制實驗系統(tǒng)框圖如圖7所示。

圖7 磁懸浮控制實驗系統(tǒng)框圖

在PID 控制器下的磁懸浮系統(tǒng)的1 mm 階躍響應(yīng)實驗圖如圖8所示。系統(tǒng)頻率為10 kHz，通過分析曲線可知該系統(tǒng)的超調(diào)量為4.2%，整定時間為0.05 s，系統(tǒng)的穩(wěn)態(tài)誤差為1 μm，與圖4 仿真結(jié)果基本一致。

圖8 PID 控制下系統(tǒng)階躍圖

驗證磁懸浮控制系統(tǒng)的控制精度，控制系統(tǒng)在1 mm和1.7 mm 氣隙高度下1 μm 位移的多次階躍響應(yīng)圖形如圖9所示。從圖9 中可以看出系統(tǒng)能快速作出反應(yīng)且波動范圍在1 μm，基本能夠?qū)崿F(xiàn)定位精度為1 μm的大范圍精確控制。

圖9 1 μm 階躍響應(yīng)

然后驗證磁懸浮系統(tǒng)在PID 控制下的運動跟蹤能力，在1 mm 氣隙下對正弦目標(biāo)信號的跟蹤實驗結(jié)果如圖10所示，系統(tǒng)對峰-峰值為20 μm，頻率為10 rad/s 的正弦信號跟蹤圖如圖10(a)所示，可看出系統(tǒng)符合預(yù)期曲線，跟蹤效果較好，對峰-峰值為2 μm，頻率為10 rad/s的正弦信號跟蹤圖如圖10(b)所示，可以看到動子運動圖形與預(yù)期正弦信號基本一致，并具有優(yōu)良的實時性。

圖10 正弦跟蹤響應(yīng)

6 結(jié)束語

該設(shè)計的硬件電路能對磁懸浮微驅(qū)動器懸浮運動模型進行精確的信號采集，PID 控制算法能切實有效地對懸浮信號進行閉環(huán)實時控制，通過搭建懸浮控制系統(tǒng)實驗平臺對磁懸浮微驅(qū)動器進行實時PID 控制實驗，通過將控制系統(tǒng)仿真數(shù)據(jù)與實驗數(shù)據(jù)進行對比可知，在1 mm 階躍響應(yīng)中，系統(tǒng)上升過程和穩(wěn)態(tài)過程幾乎完全相同，驗證了運動模型的準(zhǔn)確性。通過對不同氣隙下的連續(xù)階躍響應(yīng)和不同幅值的正弦跟蹤響應(yīng)圖形可知，系統(tǒng)的反應(yīng)速度快、跟蹤范圍大、跟蹤延遲和跟蹤誤差小、控制精度高，實現(xiàn)了2 mm 范圍內(nèi)1 μm精度的懸浮微運動控制，在磁懸浮微驅(qū)動器微小定位方面有著良好的應(yīng)用，為MEMS 的精密化方向發(fā)展墊定了基礎(chǔ)。

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