基于FPGA的LED屏控制器設(shè)計(jì)

夏建雄?,陳海燕

(國防科學(xué)技術(shù)大學(xué)計(jì)算機(jī)學(xué)院,湖南長沙410073)

基于FPGA的LED屏控制器設(shè)計(jì)

夏建雄?,陳海燕

(國防科學(xué)技術(shù)大學(xué)計(jì)算機(jī)學(xué)院,湖南長沙410073)

通過對(duì)大型戶外全彩LED顯示屏的研究,基于FPGA設(shè)計(jì)了一種LED顯示屏的控制系統(tǒng)。該系統(tǒng)主要工作基于Altera公司提供的DE1開發(fā)板上進(jìn)行設(shè)計(jì),在Quartus II的軟件開發(fā)環(huán)境下,采用層次化設(shè)計(jì),用Verilog HDL語言建立分頻時(shí)鐘模塊、數(shù)據(jù)采集和重組模塊、掃描驅(qū)動(dòng)模塊,最后連接成一個(gè)整體的系統(tǒng)模塊,進(jìn)行仿真和調(diào)試,完成FPGA控制系統(tǒng)的設(shè)計(jì)。通過SPI通信協(xié)議發(fā)送數(shù)據(jù),完成了64×64的LED屏的圖形顯示,從而驗(yàn)證了LED大屏幕的設(shè)計(jì)方法。本方案實(shí)現(xiàn)的顯示控制系統(tǒng)方法,滿足目前LED大屏幕區(qū)域顯示和高速處理圖像數(shù)據(jù)的要求,具有穩(wěn)定性高、設(shè)計(jì)靈活等特點(diǎn)。

現(xiàn)場可編程門陣列;發(fā)光二極管;Verilog硬件描述語言;掃描驅(qū)動(dòng)

1 引 言

早期及目前市場上出現(xiàn)的一些規(guī)模較小的LED顯示系統(tǒng),一般都采用單片機(jī)作為主要的控制系統(tǒng)。一方面,單片機(jī)的驅(qū)動(dòng)頻率較低,不能驅(qū)動(dòng)高分辨率的LED全彩顯示屏。另一方面,對(duì)于LED全彩大屏幕來說,要求傳輸?shù)臄?shù)據(jù)量大、掃描速度快,對(duì)于傳統(tǒng)的單片機(jī)而言,由于內(nèi)部資源少、運(yùn)行速度慢,不能滿足系統(tǒng)要求?，F(xiàn)在,一些大屏幕全彩顯示系統(tǒng)主要采用32位微處理器作為LED系統(tǒng)的核心控制芯片,但設(shè)計(jì)系統(tǒng)不夠靈活,在改變顯示屏的尺寸大小時(shí),需要較大幅度地修改控制系統(tǒng)的設(shè)計(jì),不利于提高開發(fā)效率。如果以FPGA作為主要控制器,不僅能夠用軟件編程來實(shí)現(xiàn)硬件功能、有效地簡化電路結(jié)構(gòu),速度很快;而且它的外接引腳資源豐富,擴(kuò)展性較強(qiáng)[1-2]。因此,用一個(gè)FPGA和簡單的外圍電路就能控制LED大屏幕的顯示。

隨著微電子設(shè)計(jì)技術(shù)的不斷發(fā)展和工藝技術(shù)的提高,現(xiàn)場可編程器件的性能不斷提高,可靠性高、處理速度較快,集成度越來越高,使得FPGA能夠滿足高速視屏數(shù)據(jù)的處理能力,同時(shí)減小控制系統(tǒng)的體積。FPGA的設(shè)計(jì)靈活,根據(jù)項(xiàng)目的需要,采用Verilog HDL或VHDL語言來編程,靈活修改相應(yīng)的應(yīng)用程序即可滿足要求。采用FPGA方式控制,能夠?qū)崿F(xiàn)在線升級(jí),大大增加了設(shè)計(jì)的靈活性,同時(shí)也使得設(shè)計(jì)周期大大地縮短。

2 LED顯示屏的掃描方式

實(shí)驗(yàn)所用的每塊LED都是由紅、綠、藍(lán)三基色組成的P10戶外全彩的單元板,單元板的模組分辨率是寬16點(diǎn)×高16點(diǎn),每塊LED單元板采用兩個(gè)HUB75接口作為模組接口,12塊相同的JXI5020芯片作為LED單元板的驅(qū)動(dòng)芯片,采用1/4的掃描驅(qū)動(dòng)方式,恒流驅(qū)動(dòng)刷新頻率大于300 Hz,可以保證攝像無抖動(dòng)。因此該實(shí)驗(yàn)單元板可以考慮1/4掃描方式、直線行走,一路數(shù)據(jù)帶4 行,共4路數(shù)據(jù)。

首先利用單片機(jī)進(jìn)行數(shù)據(jù)輸入,測出數(shù)據(jù)走線方式。用二進(jìn)制ABC來表示行選擇控制信號(hào)的輸入端,先將A＝0,B＝0,C＝0,從時(shí)鐘信號(hào)CLK輸入端給予一個(gè)時(shí)鐘信號(hào),使DR1＝1,DR2＝0,DG1＝0,DG2＝0,DB1＝0,DB2＝0,按照J(rèn)XI5020芯片的功能和時(shí)序,給予一定的控制信號(hào),發(fā)現(xiàn)LED燈閃一下就熄滅。通過分析可知,由于單元板內(nèi)部的PR4538芯片能夠?qū)崿F(xiàn)和74HC123等效功能的單穩(wěn)態(tài)電路,在行譯碼控制信號(hào)輸入停止跳變130 ms時(shí),單穩(wěn)態(tài)保護(hù)電路將起作用,整個(gè)電路處于保護(hù)狀態(tài),關(guān)斷行譯碼信號(hào)的輸出。只有地址變化很快,才能讓使能信號(hào)OE起作用,從而看到顯示的信息。同理可對(duì)其他數(shù)據(jù)輸入端口進(jìn)行測試,最終發(fā)現(xiàn)R1、G1、B1控制上8行的數(shù)據(jù)顯示、R2、G2、B2控制下8行的數(shù)據(jù)顯示。

根據(jù)單片機(jī)控制的LED數(shù)據(jù)顯示,可以知道數(shù)據(jù)走線方式如圖1所示:先將數(shù)據(jù)從第一行的第九列開始送入,送完八位數(shù)據(jù)后若再有數(shù)據(jù)送入,先前數(shù)據(jù)繼續(xù)從第五行的第九列開始送入。按如圖所示方式送入數(shù)據(jù),經(jīng)過32個(gè)時(shí)鐘周期后,數(shù)據(jù)最終送入如圖所示的兩行中。當(dāng)32位數(shù)據(jù)完全輸入時(shí),可將LE置高電平將數(shù)據(jù)傳入到32位的鎖存器,等數(shù)據(jù)穩(wěn)定后,將OE置低電平,此時(shí)32位的并行數(shù)據(jù)輸出至驅(qū)動(dòng)器進(jìn)行控制顯示,再進(jìn)行行信號(hào)切換,可將整個(gè)顯示屏數(shù)據(jù)進(jìn)行顯示。

圖1 數(shù)據(jù)走線方式Fig.1 Arrangement method of the data

3 基于FPGA的控制設(shè)計(jì)

3.1 總體設(shè)計(jì)方案

本設(shè)計(jì)方案采用現(xiàn)場可編程邏輯器件(FPGA)EP2C20F484作為核心板來實(shí)現(xiàn)對(duì)LED顯示屏的控制,用16塊相同的單元模板組合成64× 64的顯示屏,設(shè)計(jì)好級(jí)聯(lián)方式進(jìn)行控制。在時(shí)鐘和控制信號(hào)的作用下,按照地址從圖形、圖像存儲(chǔ)器中依次讀出數(shù)據(jù),將讀出的數(shù)據(jù)在FPGA的控制下送入到LED顯示單元板,通過控制時(shí)鐘信號(hào)、使能信號(hào)及行選擇信號(hào)進(jìn)行控制,最終在LED全彩顯示屏中進(jìn)行顯示[3]。由于FPGA器件具有豐富的輸入輸出接口、內(nèi)部邏輯及連線資源,可以采用Verilog HDL語言進(jìn)行程序代碼編寫、仿真和調(diào)試過程。采用自頂向下的模塊化設(shè)計(jì)來設(shè)計(jì)基于FPGA的LED全彩顯示屏控制器?？傮w設(shè)計(jì)方案如下:

圖2 顯示屏設(shè)計(jì)方案Fig.2 Design scheme of the display screen

對(duì)大屏幕LED顯示屏來說,每列顯示的數(shù)據(jù)采用串行輸入的方式進(jìn)行輸入,每行采用1/4的掃描方式進(jìn)行掃描。每兩塊JXI5020芯片進(jìn)行級(jí)聯(lián),能夠?qū)崿F(xiàn)32位的移位、鎖存和并行輸出的功能,所以列驅(qū)動(dòng)器采用2個(gè)JXI5020進(jìn)行顯示和驅(qū)動(dòng)。在時(shí)鐘控制信號(hào)的作用下,數(shù)據(jù)從JXI5020的SDI端口一位一位地輸入,當(dāng)兩行的所有16列數(shù)據(jù)傳送完后,輸出鎖存信號(hào)LAT并選通控制行信號(hào),則第1行和第5行的各列數(shù)據(jù)就會(huì)可按照數(shù)據(jù)的要求進(jìn)行顯示。當(dāng)16行所有的數(shù)據(jù)掃描完一遍后,就完成了一個(gè)周期的信號(hào)掃描,隨后可以接著從第1行和第5行進(jìn)行下一個(gè)周期的掃描,從而可以完成圖像數(shù)據(jù)的切換顯示,只要滿足掃描周期不超過10 ms,LED顯示屏就不會(huì)出現(xiàn)閃爍的現(xiàn)象[4－5]。

此次設(shè)計(jì)的關(guān)鍵技術(shù)問題:就是要處理好FPGA內(nèi)部邏輯中各個(gè)模塊之間的問題,這將關(guān)系到LED顯示屏控制系統(tǒng)功能的實(shí)現(xiàn)。(1)數(shù)據(jù)的采集和重組,由其他芯片解碼出來的數(shù)據(jù)或由其他軟件提取出來需要顯示的數(shù)據(jù),由于LED顯示屏數(shù)據(jù)走線方式的特殊性,需要將提取出來的數(shù)據(jù)進(jìn)行重組,再將重組好的數(shù)據(jù)按照相對(duì)應(yīng)的地址依次存入到存儲(chǔ)器中,便于后續(xù)數(shù)據(jù)的讀取。(2)LED顯示屏的掃描驅(qū)動(dòng)模塊,這是設(shè)計(jì)的核心單元模塊。將存儲(chǔ)器中的并行數(shù)據(jù)轉(zhuǎn)化為串行數(shù)據(jù)、數(shù)據(jù)配合好時(shí)鐘信號(hào)進(jìn)行發(fā)送以及顯示屏控制信號(hào)的產(chǎn)生,需要非常清楚LED顯示屏各個(gè)功能模塊的控制信號(hào)的功能和控制的時(shí)序。

費(fèi)希爾上將和丘吉爾都不幸言中了石油之重。石油為這些機(jī)械和武器提供了動(dòng)力資源。但是，石油對(duì)戰(zhàn)爭勝負(fù)的決定程度及戰(zhàn)爭對(duì)石油的依賴程度，卻是任何領(lǐng)導(dǎo)人都始料不及的。汽油用來給戰(zhàn)爭武器供應(yīng)能量，從而使石油成為具有高度戰(zhàn)略意義的物資資源。以汽油發(fā)動(dòng)機(jī)為核心的軍事裝備的使用，使石油在第一次世界大戰(zhàn)的舞臺(tái)上盡顯風(fēng)流。從此之后，世界各國對(duì)石油的爭奪戰(zhàn)更是前所未有。

3.2 硬件部分設(shè)計(jì)

對(duì)于硬件模塊部分,本次設(shè)計(jì)的頂層系統(tǒng)模塊包括時(shí)鐘分頻模塊、數(shù)據(jù)采集和重組模塊和LED驅(qū)動(dòng)顯示模塊。時(shí)鐘分頻模塊就是把接收到的FPGA內(nèi)部50 MHz的時(shí)鐘輸入信號(hào)轉(zhuǎn)變?yōu)長ED顯示模塊所需要時(shí)鐘信號(hào)[6]。LED顯示屏的顯示控制模塊,用來控制LED顯示屏的顯示控制。本次設(shè)計(jì)需要FPGA提供個(gè)輸入輸出接口32個(gè)引腳,如圖3所示[7]。

(1)數(shù)據(jù)總線24根;

(2)控制總線5根,分別是使能控制信號(hào)1根、數(shù)據(jù)鎖存信號(hào)1根、復(fù)位信號(hào)1根、時(shí)鐘控制信號(hào)2根;

(3)行片選信號(hào)2根。

圖3 FPGA的外圍電路Fig.3 Peripheral circuit of the FPGA

3.3 模塊部分設(shè)計(jì)

3.3.1 時(shí)鐘產(chǎn)生模塊

作為時(shí)序電路,大部分控制器都需要時(shí)鐘信號(hào)來提供時(shí)序信號(hào)。FPGA內(nèi)部含有晶體振蕩器,通過自帶的晶振電路,可以提供時(shí)鐘信號(hào)。為了獲得工作需要的時(shí)鐘信號(hào),往往要對(duì)內(nèi)部提供的時(shí)鐘信號(hào)進(jìn)行分頻或倍頻。晶振電路提供的時(shí)鐘信號(hào),可以利用計(jì)數(shù)器或內(nèi)部鎖相環(huán)進(jìn)行分頻或倍頻。分頻器是時(shí)序電路中常用的一種電路,可以將系統(tǒng)提供的時(shí)鐘信號(hào)根據(jù)具體的要求分頻得到所需的時(shí)鐘控制信號(hào)。刷新頻率過低,就會(huì)感覺到閃爍現(xiàn)象,刷新頻率過高,會(huì)使顯示的數(shù)據(jù)不夠穩(wěn)定,使得傳輸數(shù)據(jù)出現(xiàn)錯(cuò)誤。為了使人眼感覺不到閃爍的現(xiàn)象且傳輸數(shù)據(jù)穩(wěn)定無誤,顯示屏的刷新頻率至少要大于24 Hz,一般小于100 Hz。由于本次設(shè)計(jì)的顯示屏移位數(shù)據(jù)可以看成是128位的數(shù)據(jù),相當(dāng)于對(duì)24組數(shù)據(jù)同時(shí)輸入,進(jìn)行1/4掃描,同時(shí)對(duì)4組顯示屏進(jìn)行掃描驅(qū)動(dòng)顯示,所以移位時(shí)鐘頻率的范圍為0.123～0.512 MHz。對(duì)FPGA內(nèi)部提供的50 MHz時(shí)鐘信號(hào)進(jìn)行300分頻,得到0.167 MHz的時(shí)鐘頻率,能夠滿足要求。

3.3.2 數(shù)據(jù)采集和重組模塊

對(duì)于64×64的LED全彩顯示屏,若要對(duì)一幅彩色圖像進(jìn)行顯示,可以用Matlab編程按照一定的規(guī)律提取一幅圖片的信息,先提取紅、綠、藍(lán)各種顏色分量,然后根據(jù)各分量顯示數(shù)據(jù)的要求,將各分量的數(shù)據(jù)信號(hào)進(jìn)行重組,組成128位的數(shù)據(jù),將紅、綠、藍(lán)信號(hào)生成寬度為128位,深度為128位的mif文件。在Quartus II中添加工程文件,將mif文件導(dǎo)入到Quartus II中編譯,存儲(chǔ)到存儲(chǔ)器中,編寫Verilog HDL語言,再次采集和重組數(shù)據(jù),通過掃描驅(qū)動(dòng)控制將一幅全彩圖像完全顯示在LED大屏幕上。Matlab提取全彩圖像的部分程序如下:

3.3.3 LED驅(qū)動(dòng)顯示模塊

本設(shè)計(jì)采用的是LED全彩戶外顯示屏,用JXI5020作為驅(qū)動(dòng)電路完成串行到并行的數(shù)據(jù)轉(zhuǎn)換,APM4953為使LED燈電流信號(hào)放大功能的芯片,另外,由74HC138作為行選擇器。顯示屏的接口包括時(shí)鐘信號(hào)、串行數(shù)據(jù)輸入、行選擇信號(hào)、使能信號(hào)和鎖存信號(hào)。

驅(qū)動(dòng)時(shí)序分析:由于LED全彩顯示屏掃描特性,輸入的數(shù)據(jù)先通過移位寄存器輸入到顯示屏,再進(jìn)行并行驅(qū)動(dòng)顯示。通過JXI5020驅(qū)動(dòng)芯片將串行的數(shù)據(jù)轉(zhuǎn)換成并行的數(shù)據(jù),待兩行整體數(shù)據(jù)發(fā)送完畢后,通過行選擇信號(hào)選擇該行導(dǎo)通,由74HC245芯片進(jìn)行功率放大,由APM4953芯片進(jìn)行驅(qū)動(dòng)顯示。LED全彩顯示屏的模組中有時(shí)鐘信號(hào)線CLK、數(shù)據(jù)鎖存信號(hào)線LE、使能信號(hào)線OE、行選擇信號(hào)線A、B和R、G、B三個(gè)數(shù)據(jù)線[8]。

圖4 LED控制時(shí)序Fig.4 Control sequence of the LED

圖4為LED控制時(shí)序,利用FPGA控制存儲(chǔ)器每次讀取128個(gè)像素點(diǎn)的一個(gè)分量值,經(jīng)過128個(gè)時(shí)鐘周期后將數(shù)據(jù)送入到顯示屏,當(dāng)兩行的128位數(shù)據(jù)完全送完后,將LE置于高電平,就將數(shù)據(jù)輸出鎖存器,再將使能信號(hào)OE置低電平進(jìn)行顯示,同時(shí)將行選擇信號(hào)加1,進(jìn)行下兩行數(shù)據(jù)的輸入。當(dāng)A、B加到4后進(jìn)行清零,反復(fù)循環(huán)點(diǎn)亮顯示屏,由于人眼的惰性,可以看到顯示屏是持續(xù)亮著的,而不會(huì)出現(xiàn)閃爍現(xiàn)象。

顯示控制模塊對(duì)接收到的數(shù)據(jù)進(jìn)行處理、重構(gòu),獲得需要的數(shù)據(jù)格式。然后產(chǎn)生合適的地址和控制信號(hào),將數(shù)據(jù)發(fā)送到LED顯示屏進(jìn)行驅(qū)動(dòng)顯示,這部分控制電路是控制系統(tǒng)的核心部分。本次試驗(yàn)用16塊16×16的單元模板組成,可以考慮將這些模組分成4組,每一組由4塊相同的單元板組成,對(duì)4組可以并行驅(qū)動(dòng)顯示,每一組都是由16行組成的,因此需要對(duì)各行進(jìn)行掃描。因?yàn)?組進(jìn)行并行驅(qū)動(dòng),可以克服由于逐行掃描導(dǎo)致顯示時(shí)間不夠長,LED顯示亮度不夠高,也可以避免閃爍現(xiàn)象的出現(xiàn)[9]。

4 硬件驗(yàn)證

4.1 LED單元板的JXI5020芯片功能仿真

根據(jù)JXI5020腳位圖、管腳說明及功能圖,可以知道JXI5020具有16位串行輸入并行輸出的移位、并行鎖存及三態(tài)輸出等一些功能。對(duì)于移位緩存器及鎖存器,都分別具有獨(dú)立的時(shí)鐘控制信號(hào),在數(shù)據(jù)和時(shí)鐘信號(hào)的上升沿,數(shù)據(jù)可以移入到移位寄存器,待輸入完后,在LE鎖存信號(hào)的上升沿將數(shù)據(jù)進(jìn)行鎖存,當(dāng)OE為低電平時(shí),數(shù)據(jù)將輸出到LED顯示屏中,因此在顯示每一行數(shù)據(jù)時(shí)還可以進(jìn)行下一行數(shù)據(jù)的輸入準(zhǔn)備,不會(huì)引起數(shù)據(jù)在傳輸過程中的沖突問題。將兩片JXI5020芯片進(jìn)行級(jí)聯(lián),可以使LE置低電平,OE置高電平,避免數(shù)據(jù)傳入至鎖存器,同時(shí)在時(shí)鐘信號(hào)的上升沿,從SDI端將串行數(shù)據(jù)輸入至32位的移位緩存器中,經(jīng)過32個(gè)時(shí)鐘周期后,32位的輸入數(shù)據(jù)可以存入到移位緩存器中。此后將LE置高電平時(shí),串行輸入數(shù)據(jù)會(huì)被傳入到32位的輸出鎖存器,等數(shù)據(jù)傳入至鎖存器中穩(wěn)定后,可以將OE置低電平,此時(shí)32位的并行數(shù)據(jù)輸出至驅(qū)動(dòng)器進(jìn)行控制,通過R-EXT外接電阻控制輸出電流的大小。

首先要根據(jù)時(shí)鐘信號(hào),產(chǎn)生滿足上述條件用來控制JXI5020芯片的使能信號(hào)OE和鎖存信號(hào)LE,每經(jīng)過32個(gè)時(shí)鐘信號(hào)后,將LE從低電平切換到高電平,并且能夠在LE置高電平一段時(shí)間待數(shù)據(jù)輸入穩(wěn)定后,再將OE置低電平。對(duì)32位移位寄存器進(jìn)行時(shí)序仿真,結(jié)果如圖5所示。

從單塊LED顯示屏?xí)r序仿真可以看出,從SDI端輸入32位的數(shù)據(jù),經(jīng)過32個(gè)時(shí)鐘周期后,將有32位的數(shù)據(jù)從OUT端口輸出,從而驗(yàn)證了該移位寄存器功能的正確性。

4.2 LED顯示屏整體功能驗(yàn)證

整屏彩圖的顯示:對(duì)于64×64的全彩顯示屏,對(duì)一幅彩色圖像進(jìn)行顯示,可以用Matlab編程按照一定的規(guī)律提取一幅圖片的信息,先提取紅、綠、藍(lán)三種顏色分量,然后根據(jù)各分量顯示數(shù)據(jù)的要求,將各分量的數(shù)據(jù)信號(hào)進(jìn)行重組,組成128位的數(shù)據(jù),將重組的數(shù)據(jù)存儲(chǔ)到存儲(chǔ)器中,在時(shí)鐘和控制信號(hào)的作用下,讀取存儲(chǔ)器中的圖像數(shù)據(jù)并對(duì)LED屏進(jìn)行掃描驅(qū)動(dòng)顯示,結(jié)果如圖6所示。

圖5 LED單元板時(shí)序仿真Fig.5 Timing simulation for the LED unit board

圖6 全彩圖像對(duì)比顯示結(jié)果(灰度圖)Fig.6 Comparison results of full color images display(Gray scale image)

第一幅圖為需要顯示的全彩原圖,第二幅圖為通過FPGA控制的LED屏顯示的全彩圖。通過左右兩圖的對(duì)比分析可知,該顯示屏基本上能夠顯示出原來圖像。通過上述圖像的顯示,可以驗(yàn)證全彩LED顯示屏控制系統(tǒng)設(shè)計(jì)的正確性。

5 結(jié) 論

本文在研究了LED全彩顯示屏的原理和系統(tǒng)結(jié)構(gòu)后,提出了以FPGA為核心的LED顯示屏控制器的全套設(shè)計(jì)方案。采用FPGA實(shí)現(xiàn)對(duì)系統(tǒng)進(jìn)行驅(qū)動(dòng)控制,進(jìn)而控制LED全彩大屏幕的圖形、圖像的顯示。根據(jù)硬件的具體設(shè)計(jì)要求、功能,采用層次化設(shè)計(jì)多個(gè)獨(dú)立的單元模塊,利用Verilog HDL語言進(jìn)行代碼的編寫、仿真及調(diào)試,最終實(shí)現(xiàn)了基于FPGA的LED屏控制器的設(shè)計(jì)。該控制方案的FPGA總功耗為129.04 m W,其中動(dòng)態(tài)功耗58.24 m W,靜態(tài)功耗47.46 mW,輸入輸出接口功耗23.34 mW,功耗較低。本次設(shè)計(jì)使用的時(shí)鐘頻率僅為0.167 MHz,若用FPGA作為主控芯片來控制LED大屏幕的顯示,內(nèi)部能夠提供高達(dá)50 MHz的時(shí)鐘控制信號(hào),外部引腳資源豐富,不僅速度快,而且擴(kuò)展性強(qiáng),能夠滿足數(shù)據(jù)量大和高速處理大屏幕顯示的要求。

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Design of LED screen controller based on FPGA

XIA Jian-xiong?,CHEN Hai-yan

(School of Computer Science,National University of Defense Technology, Changsha 410073,China)

Through the study of the large outdoor full color LED display screen,a control system of LED display screen was designed based on FPGA.The system was designed on the platform of the Altera DE1 development board.In the software development environment of QuartusⅡ,a hierarchical design was applied.A complete system module consists of a frequency divided clock module,a module for data acquisition and reorganization,and a scan driver module with the use of the Verilog HDL language.Simulation and test were also conducted for the final FPGA control system.Moreover,the design of a LED large screen was also verified by using the SPI communication protocol to send data to realize the graphic display of a 64×64 LED screen.The display control system method of this scheme met the demand of current LED area of the large screen display and image data high-speed processing,having the characteristics of high stability,flexible design etc.

field programmable gate array;light emitting diode(LED);Verilog hardware description language;scan driver

TP873

:A

10.3788/YJYXS20153005.0838

1007-2780(2015)05-0838-06

夏建雄,男,(1989－),湖南邵陽人,碩士研究生,研究方向?yàn)槲㈦娮訉W(xué)與固體電子學(xué),微處理器設(shè)計(jì)等。E-mail:jianxiongxiascu＠163.com

2014-11-19;

:2015-01-13.

?通信聯(lián)系人,E-mail:jianxiongxiascu＠163.com

陳海燕,女,(1967－),四川南充人,碩士,研究員,碩士生導(dǎo)師,主要從事微處理器設(shè)計(jì),集成電路設(shè)計(jì)等方面的研究。