抗單粒子效應(yīng)的動(dòng)態(tài)邏輯電路版圖加固方法

（河海大學(xué)物聯(lián)網(wǎng)工程學(xué)院，江蘇常州,213022）

抗單粒子效應(yīng)的動(dòng)態(tài)邏輯電路版圖加固方法

王海濱,楊云樓

（河海大學(xué)物聯(lián)網(wǎng)工程學(xué)院，江蘇常州,213022）

在高速電路設(shè)計(jì)中，動(dòng)態(tài)邏輯電路應(yīng)用十分廣泛。但由于缺乏內(nèi)在的上拉恢復(fù)路徑，動(dòng)態(tài)邏輯電路對(duì)單粒子效應(yīng)極其敏感。因此，相比靜態(tài)邏輯電路，它們?cè)诳煽啃砸筝^高的應(yīng)用中缺乏吸引力。因此，基于版圖布局技術(shù)，提出了兩個(gè)抗單粒子效應(yīng)的動(dòng)態(tài)邏輯電路設(shè)計(jì)。因?yàn)槊舾泄?jié)點(diǎn)之間的電荷共享效應(yīng)，單粒子瞬態(tài)脈沖得到抑制。仿真結(jié)果和實(shí)驗(yàn)數(shù)據(jù)驗(yàn)證了它們具有更高的防止單粒子效應(yīng)錯(cuò)誤的能力。

動(dòng)態(tài)邏輯;抗輻射加固;單粒子效應(yīng);軟錯(cuò)誤;脈沖窄化

0 引言

在自然環(huán)境中,無論是在外層空間或海平面,都存在有各種各樣的輻射粒子。當(dāng)這些粒子穿過半導(dǎo)體材料時(shí),會(huì)有電荷沉積并產(chǎn)生額外的電子和空穴對(duì)，這跟入射粒子的LET值密切相關(guān)。在集成電路(IC)中，這些電荷的積累可能會(huì)引起被打擊節(jié)點(diǎn)的電壓或電流的瞬態(tài)脈沖，并波及相鄰節(jié)點(diǎn)。從電路功能的角度來說，這可能會(huì)因此產(chǎn)生一個(gè)邏輯或者存儲(chǔ)錯(cuò)誤。這種現(xiàn)象被成為單粒子效應(yīng)。

作為一個(gè)流行的邏輯電路設(shè)計(jì)方法,動(dòng)態(tài)邏輯電路被用來實(shí)現(xiàn)各種高速運(yùn)算單元。例如,在英特爾64位Itanium 2處理器中，利用動(dòng)態(tài)邏輯電路實(shí)現(xiàn)了8輸入的動(dòng)態(tài)多路復(fù)用器。然而,動(dòng)態(tài)邏輯電路對(duì)單粒子效應(yīng)高度敏感。同時(shí)，隨著半導(dǎo)體制造工藝的發(fā)展，電荷存儲(chǔ)電路節(jié)點(diǎn)電容也變得越來越小,從而使得極小的擾動(dòng)都可以改變它的狀態(tài)。

各種動(dòng)態(tài)邏輯輻射加固技術(shù)被提出并得以驗(yàn)證，大多數(shù)是門級(jí)的加固方法。例如,通過引入的168%的開銷和182%的功耗，采用雙冗余的電路結(jié)構(gòu)的軟錯(cuò)誤率降低了4.5倍到6倍。盡管這些門級(jí)的加固方法可以有效屏蔽或糾正軟錯(cuò)誤,但它們經(jīng)常帶來各種其他方面的開銷，如速度、面積和功率損耗等。

因此,我們提出了基于版圖結(jié)構(gòu)的方法，在保持降低各種開銷的情況下，同時(shí)來提高動(dòng)態(tài)邏輯電路抗單粒子效應(yīng)的能力。論文其余部分的內(nèi)容組織如下:第二節(jié)介紹了動(dòng)態(tài)邏輯電路的單粒子效應(yīng)問題和基礎(chǔ)布局加固技術(shù)；第三部分說明了加固設(shè)計(jì)的工作原理；第四部分展示了TCAD工具的仿真結(jié)果；第五節(jié)給出實(shí)驗(yàn)結(jié)果和分析獲得的數(shù)據(jù)并且比較提出的設(shè)計(jì),第六部分是結(jié)論。

2 背景

N型動(dòng)態(tài)邏輯門的基本結(jié)構(gòu)如圖1所示，下拉網(wǎng)絡(luò)采用與靜態(tài)CMOS邏輯電路相同的方式構(gòu)建。動(dòng)態(tài)邏輯的運(yùn)行機(jī)制包括預(yù)充電階段和評(píng)估階段。在預(yù)充電階段，時(shí)鐘的 pMOS (Mp) 打開并且下拉路徑被禁用，輸出（O）變?yōu)楦唠娢弧Ｔ谠u(píng)估階段, Mp關(guān)閉且nMOS (Mn)打開。輸出保持在高或低電位取決于下拉網(wǎng)絡(luò)和輸入。

圖1: N型動(dòng)態(tài)邏輯門

由于這兩個(gè)不同的運(yùn)行階段, 動(dòng)態(tài)邏輯與靜態(tài)邏輯相比，對(duì)高能粒子的打擊具有截然不同的反應(yīng)。單粒子瞬態(tài)脈沖可能發(fā)生在任一階段，并導(dǎo)致不同類型的電路錯(cuò)誤。如作者在文獻(xiàn)[10]中所討論的，一個(gè)N管打擊在預(yù)充電階段或評(píng)估階段發(fā)生對(duì)動(dòng)態(tài)邏輯電路的損害比其他情況更加大，并且可能會(huì)導(dǎo)致粒子翻轉(zhuǎn)。因此，本文側(cè)重研究針對(duì)這兩種情況的加固方法。

版圖級(jí)的加固技術(shù)， 在速度和面積上帶來的開銷相對(duì)較小。保護(hù)環(huán)技術(shù)是一種布局方法，它長期被用于保護(hù)CMOS電路的正常工作，以前的工作證明它在降低pMOS器件電荷收集上有效果。另一種技術(shù)被稱為保護(hù)漏極的技術(shù)在文獻(xiàn)[12]中被第一次公開。保護(hù)漏極技術(shù)適用于nMOS 設(shè)備， 軟錯(cuò)誤率比保護(hù)環(huán)技術(shù)小30%-40%。

[13]中提出的源極擴(kuò)展技術(shù)采用與保護(hù)漏極類似的機(jī)制來減少nMOS的電荷共享。這種技術(shù)的實(shí)現(xiàn)可分為三種形式，具體形式取決于設(shè)計(jì)的原始布局。如果漏極和源級(jí)僅僅被柵極隔開，可以用雙指結(jié)構(gòu)，如圖 2 (a) 所示。雙指結(jié)構(gòu)的優(yōu)點(diǎn)是減少的漏極區(qū)域降低了粒子擊中漏極的可能性，并且沉積在漏極上的電荷能夠被漏極側(cè)面的源極共享。由于制造的限制，在漏極寬度要切成兩半顯得太窄的情況下，額外的源極區(qū)域可以放在漏極的另一邊，并由一個(gè)永遠(yuǎn)關(guān)閉的柵極隔開。這種結(jié)構(gòu)也可用于源極和目標(biāo)漏極之間存在多個(gè)柵極的時(shí)候，如圖 2 (b) 所示 。圖2（c）描述的方案是，將漏極放置在布局的中心，將前面所述的方法都被組合，使得全部都能夠被利用。

圖2: 基于不同版圖布局的源極擴(kuò)展方案（a）漏極和源極被單個(gè)柵極隔開（b）漏極和源極被多個(gè)柵極隔開（c）漏極不在布局的邊緣

額外的源極同樣可以連接到VDD而不是VSS，這樣的實(shí)施方案在[14]中被稱為“漏極擴(kuò)展”。漏/源擴(kuò)展技術(shù)能夠應(yīng)用于大多數(shù)組合邏輯單元。標(biāo)準(zhǔn)庫單元的報(bào)告表明,對(duì)于INV, NAND2和 AOI21而言, 大約有30%到40%的開銷。根據(jù)[13]中的仿真結(jié)果顯示，漏極和源極擴(kuò)展方法分別獲得18.75% 的12.60%單粒子瞬態(tài)脈沖寬度的減少。

另一種適用于動(dòng)態(tài)邏輯電路的加固方法是脈沖窄化。脈沖窄化的概念在[15]中被首次提出，用來描述單粒子瞬態(tài)脈沖寬度通過多級(jí)邏輯鏈的縮減現(xiàn)象。以圖3為例，當(dāng)粒子打擊第一個(gè)反相器的漏極，從而引起反相器的輸出（OUT1）產(chǎn)生單粒子瞬態(tài)脈沖，脈沖傳播到第二個(gè)反相器并且導(dǎo)致其輸出(OUT2)產(chǎn)生一個(gè)相反極性的脈沖。另一方面，當(dāng)P2靠近 P1時(shí)，粒子撞擊存儲(chǔ)的電荷能夠輕易擴(kuò)散到P2，并且引起OUT2的由低到高的轉(zhuǎn)變，結(jié)果是OUT2的脈沖有效縮短或窄化。

圖. 3: 兩個(gè)反相器之間傳播的單粒子瞬時(shí)脈沖

實(shí)驗(yàn)結(jié)果表明，脈沖窄化在先進(jìn)工藝下更加有效，這是因?yàn)殡娐方M件距離更近,同時(shí)，粒子撞擊呈一定角度,也更容易引起電荷共享。[16]中的研究利用促進(jìn)脈沖窄化的方法提出了一種加固技術(shù)。

脈沖窄化設(shè)計(jì)方案的優(yōu)點(diǎn)是減小了面積和功耗開銷。在示例中或門的額外 pMOS 增加 N -well 40%的面積。在設(shè)備的總面積比補(bǔ)充部分大得多，面積帶來的危害減小。同時(shí)功耗增加因?yàn)閄節(jié)點(diǎn)電容增加，電容的增加由額外的晶體管引起。

3 設(shè)計(jì)實(shí)現(xiàn)

以多米諾緩沖器為應(yīng)用電路對(duì)象，我們使用漏極擴(kuò)展技術(shù)、脈沖窄化技術(shù)和常規(guī)布局等3種方法進(jìn)行設(shè)計(jì),并進(jìn)行比較，以研究單粒子瞬態(tài)脈沖的緩解效果。采用常規(guī)布局方法的設(shè)計(jì)是我們的參考設(shè)計(jì)，如圖 4所示。在采用常規(guī)方法設(shè)計(jì)的一個(gè)多米諾骨牌緩沖器的版圖布局中，其中晶體管之間的擴(kuò)散區(qū)域盡可能共享以使總面積最小。

圖. 4: 傳統(tǒng)多米諾緩沖器布局

圖. 5: 采用漏極擴(kuò)展的多米諾緩沖器布局

圖. 6:采用漏極擴(kuò)展的多米諾緩沖器實(shí)際原理圖

如上所述, 動(dòng)態(tài)邏輯電路無論是在預(yù)充電階段還是在評(píng)估階段都特別容易受到N管打擊的影響。因此，加固的主要目的是使nMOS設(shè)備中的相鄰節(jié)點(diǎn)變得更加可靠，例如圖4中的X和Y。帶漏級(jí)擴(kuò)展的多米諾緩沖器的布局如圖5所示,漏極X和擴(kuò)散區(qū)的Z之間的柵極N0與GND相連，有效的關(guān)閉了柵極。擴(kuò)散區(qū)的Z 與 VDD相連，目的是提升節(jié)點(diǎn)X的電荷共享。這個(gè)設(shè)計(jì)的原理圖在圖6中給出。

利用脈沖窄化的多米諾緩沖器在圖7中給出。非反向的多米諾邏輯使它能夠適合于利用脈沖窄化。這是由于節(jié)點(diǎn)X和節(jié)點(diǎn)Y之間有相反的邏輯值，他們的電荷共享有益于單粒子瞬態(tài)脈沖的脈沖窄化。該方法不是在關(guān)鍵節(jié)點(diǎn)的左邊放置一個(gè)額外的晶體，而是僅僅加入一個(gè)額外的擴(kuò)散區(qū)域Z，這和漏極擴(kuò)展方法一樣。不同于漏極擴(kuò)展的是這個(gè)額外的擴(kuò)散區(qū)與Y相連而不是VDD，這么做的目的是促進(jìn)X和Y之間的脈沖窄化。有效的電路示意圖如圖 8 所示。

圖7: 采用脈沖窄化的多米諾緩沖器

圖8：采用脈沖窄化的多米諾緩沖器的原理圖

4 單粒子效應(yīng)仿真

為了分析輻射效應(yīng)對(duì)布局實(shí)現(xiàn)中的影響，用Synopsys的新一代TCAD工具Sentaurus建立了三種布局（常規(guī)，漏極擴(kuò)展，和脈沖窄化）的3D設(shè)備模型?？紤]到三個(gè)布局在nMOS部分有所不同，所以只有nMOS設(shè)備才在TCAD中模擬，測試平臺(tái)中的其他設(shè)備都使用 SPICE 模型進(jìn)行實(shí)例化，并電連接到 TCAD 模型。

通過重離子模擬來分析單粒子效應(yīng)效果對(duì)設(shè)備的影響。采用的電路結(jié)構(gòu)是：四個(gè)多米諾緩沖器首尾相連，然后連接到 D 鎖存器的輸入。鎖存器和緩沖器共享一個(gè)時(shí)鐘信號(hào)。因此，當(dāng)CLK為低電壓，緩沖器處于預(yù)充電狀態(tài)，緩沖器的最后一個(gè)狀態(tài)輸出將關(guān)閉鎖存器。當(dāng)CLK為高，輸入信號(hào)（IN）傳輸?shù)芥i存器的輸出，混合模式通過第一級(jí)多米諾緩沖器的關(guān)鍵nMOS設(shè)備在3D的TCAD模型中仿真，其他的電路用SPICE模型進(jìn)行建模。

4.1 預(yù)充電階段

在預(yù)充電階段，一個(gè)nMOS的漏極的粒子打擊能夠?qū)е聠瘟Ｗ用}沖的產(chǎn)生。因?yàn)轭A(yù)充電的pMOS晶體管是導(dǎo)通的，輸出電壓將最終恢復(fù)。但是，如果下一個(gè)評(píng)估階段在輸出電壓完全恢復(fù)之前開始，一個(gè)單粒子翻轉(zhuǎn)錯(cuò)誤可能可能因此產(chǎn)生。因此，單粒子瞬態(tài)脈沖越寬，越可能發(fā)生一個(gè)軟錯(cuò)誤。

圖9 顯示了在預(yù)充電階段N管打擊的單粒子瞬態(tài)脈沖的脈沖寬度。不出所料，高的LET導(dǎo)致寬的脈沖寬度。所有設(shè)計(jì)中，單粒子瞬態(tài)脈沖的脈沖寬度隨LET的增長接近線性。與采用參考版圖的設(shè)計(jì)相比，漏極擴(kuò)展和脈沖窄化設(shè)計(jì)在28MeV*cm2/mg的情況下大約有33%的脈沖寬度減小。

圖9：預(yù)充電階段中單粒子瞬態(tài)脈沖寬度

4.2 評(píng)估階段

圖10描述了評(píng)估階段垂直入射的離子對(duì)N管打擊下的單粒子脈沖脈沖傳播延時(shí)。脈沖窄化方法比其他兩種方法的延時(shí)要高一些。如該圖所示,脈沖窄化的傳播延時(shí)和LET之間的關(guān)系為接近線性的關(guān)系。這是由于脈沖窄化對(duì)單粒子瞬態(tài)脈沖的抑制作用。在評(píng)估階段，延長的傳播延時(shí)會(huì)降低粒子翻轉(zhuǎn)的可能性。

圖10：評(píng)估階段垂直入射打擊N管情況下的傳播延時(shí)

5 實(shí)驗(yàn)結(jié)果

這兩種設(shè)計(jì)，連同參考結(jié)構(gòu)被設(shè)計(jì)在一個(gè)130納米工藝的測試芯片中。每個(gè)單元的晶體管以最小距離放置。為了保持粒子打擊的機(jī)會(huì)相等，關(guān)鍵節(jié)點(diǎn)漏極的面積在設(shè)計(jì)中保持不變。

測試芯片安裝在PCB版上并且放置在重離子束下接受輻照。在測試中，測試芯片被三種粒子轟擊(Ne, Ar, Kr) ，它們的LET值分別為2.7, 8.4 和28.3 MeV*cm2/mg。重離子采用垂直輻照的方式，測試鏈的時(shí)鐘頻率為1MHz。

輻照實(shí)驗(yàn)結(jié)果總結(jié)于表1，列出了重離子的LET，粒子翻轉(zhuǎn)的錯(cuò)誤總數(shù)和錯(cuò)誤截面?？梢悦黠@看出，我們提出的2個(gè)設(shè)計(jì)，在錯(cuò)誤截面方面，與參考設(shè)計(jì)相比，降低了大雨20-30%。所以，我們的設(shè)計(jì)具有更好的防輻射性能。

6 結(jié)束語

表1： 重粒子測試結(jié)果

我們提出了兩種基于版圖結(jié)構(gòu)的動(dòng)態(tài)邏輯電路的加固技術(shù)。通過利用電荷共享現(xiàn)象，電路的防輻射性能得到了提升，實(shí)驗(yàn)數(shù)據(jù)表明，與參考設(shè)計(jì)相比，錯(cuò)誤截面降低了大約20-30%。另一方面，我們提出的設(shè)計(jì)在面積和功耗方面的開銷并不顯著。

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Single Event Hardened Dynamic Logic Based-on Layout Techniques

Wang Haibin,Yang Yunlou
（College of IOT, Hohai University,Changzhou Jiangsu,213022）

Due to the intrinsic lack of restoring paths,dynamic logic circuits have significant singleevent susceptibility,and thus,they are not preferred in applications requiring high reliability when compared to static logic.However,in high speed applications,this circuit family is still very attractive. Therefore,this papers presents two layout-based single-event resilient dynamic logic designs.The resultant SET pulse is suppressed because of charge-sharing in the layout-level.Simulation results verify that they enjoy higher single event tolerance.Experimental results validate the fact that approximately 20%~30% of magnitude reduction in cross-section is achieved for both designs.On the other hand, the increase in single-event performance is achieved at the expense of non-significant power and area overhead.

dynamic logic;radiation hardening;single event effect;soft error;pulse quenching

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A

10.3969/j.issn.1006-2475.

國家自然科學(xué)基金（61504038）

王海濱(1980年)，男，山東濟(jì)寧人，講師，在加拿大University of Saskatchewan獲得博士學(xué)位并任該校博士后，現(xiàn)任河海大學(xué)物聯(lián)網(wǎng)工程學(xué)院講師，主要研究領(lǐng)域?yàn)榧呻娐分械妮椛湫?yīng)和防輻射加固技術(shù);

楊云樓(1991年)，男（苗），貴州松桃人，碩士研究生，在河海大學(xué)獲得工學(xué)學(xué)士學(xué)位，現(xiàn)在是河海大學(xué)物聯(lián)網(wǎng)工程學(xué)院在讀碩士研究生，主要研究領(lǐng)域?yàn)樽詣?dòng)化與智能化。