GaN器件的LLC諧振變換器的優(yōu)化設(shè)計(jì)

馬 煥，王康平，楊 旭，甘永梅

（西安交通大學(xué)電氣工程學(xué)院，西安710049）

GaN器件的LLC諧振變換器的優(yōu)化設(shè)計(jì)

馬 煥，王康平，楊 旭，甘永梅

（西安交通大學(xué)電氣工程學(xué)院，西安710049）

首先介紹了LLC諧振變換器的工作原理，詳細(xì)分析了基于增強(qiáng)型氮化鎵（eGaN）場(chǎng)效應(yīng)晶體管的LLC諧振變換器的開關(guān)過程。分析結(jié)果表明，通過調(diào)節(jié)死區(qū)時(shí)間可以避免GaN晶體管的反向?qū)?，從而減小損耗；通過減小高頻功率回路電感可以減小功率回路的振蕩。再對(duì)死區(qū)時(shí)間和功率回路布線分別進(jìn)行了優(yōu)化，由于GaN晶體管柵源電壓安全裕量很小，為確保器件安全，對(duì)驅(qū)動(dòng)回路布線進(jìn)行優(yōu)化；最后設(shè)計(jì)了1臺(tái)輸入電壓為48 V、輸出電壓為12 V、輸出功率為100 W、開關(guān)頻率為1 MHz的LLC實(shí)驗(yàn)樣機(jī)，并進(jìn)行了實(shí)驗(yàn)驗(yàn)證。實(shí)驗(yàn)結(jié)果表明，高頻功率回路電感從5.6 nH降為0.4 nH時(shí)，下管關(guān)斷時(shí)的漏源電壓超調(diào)由15%下降到6.7%，另外驅(qū)動(dòng)功率回路采用單層布線帶屏蔽層的布線方式后，開關(guān)管的驅(qū)動(dòng)電壓幾乎沒有振蕩。

LLC；氮化鎵器件；死區(qū)時(shí)間；寄生電感；布線

引言

高效率、高功率密度是DC/DC電源一直追求的目標(biāo)。提高開關(guān)頻率可以有效減小無源器件的尺寸，從而提高功率密度［1］。然而提高開關(guān)頻率會(huì)增加開關(guān)損耗，降低效率。LLC諧振變換器的出現(xiàn)有效地改善了這一問題，LLC可以實(shí)現(xiàn)原邊開關(guān)管的零電壓開通ZVS（zero voltage switch）以及副邊二極管的零電流關(guān)斷ZCS（zero current switch），減小了開關(guān)損耗。另外，LLC電路可以將漏感集成在變壓器中，很大程度上減小了電源的體積和尺寸，實(shí)現(xiàn)高功率密度［2-6］。

本文選用增強(qiáng)型氮化鎵eGaN（enhancementmode Gallium Nitride）場(chǎng)效應(yīng)晶體管作為L(zhǎng)LC的開關(guān)管，eGaN FET是近幾年出現(xiàn)并逐步商業(yè)化的熱門新材料器件［7］。相比于硅MOSFET，GaN晶體管有開關(guān)速度快、尺寸小、無反向恢復(fù)等優(yōu)點(diǎn)，用GaN晶體管替換硅MOSFET可以大幅度提升開關(guān)頻率，同時(shí)保持了良好的效率指標(biāo)，具有很好的發(fā)展趨勢(shì)［8-9］。將其應(yīng)用到POL（point of load）、DC/DC等低壓、小功率的電源裝置中，可以極大地提高這些領(lǐng)域電源裝置在功率密度、效率等方面的性能［10］。

然而GaN晶體管也存在一些應(yīng)用難點(diǎn)。首先，GaN晶體管反向?qū)〞r(shí)的導(dǎo)通壓降比硅MOSFET大，相比于硅MOSFET會(huì)產(chǎn)生更大的損耗［8，11-12］；其次，由于功率回路中不可避免地存在寄生電感，當(dāng)電流迅速變化時(shí)，在開關(guān)器件兩端會(huì)產(chǎn)生很高的尖峰過電壓，造成電路誤動(dòng)作、EMI超標(biāo)，甚至器件擊穿損壞。另外，GaN晶體管柵極能承受的極限電壓只有6 V，而柵極電壓在4.5～5.5 V時(shí)才能使器件的通態(tài)溝道電阻降到滿意的范圍，可見其噪聲容限僅有1 V左右。GaN晶體管在這方面產(chǎn)生的影響比硅MOSFET明顯，因此更應(yīng)減小其高頻功率回路電感及驅(qū)動(dòng)回路電感，改善功率回路和驅(qū)動(dòng)回路的振蕩問題［13］。因此，結(jié)合GaN晶體管的這些特點(diǎn)，對(duì)LLC電路進(jìn)行優(yōu)化是很有必要的。

本文首先分析了LLC的工作原理，詳細(xì)分析了LLC的開關(guān)過程，然后對(duì)死區(qū)時(shí)間、功率回路布線和驅(qū)動(dòng)回路布線分別進(jìn)行了優(yōu)化，最后搭建了48 V／12 V、100 W、1 MHz的LLC硬件電路，進(jìn)行了實(shí)驗(yàn)驗(yàn)證。

1 LLC的基本原理

LLC的主電路拓?fù)湟妶D1，變壓器初級(jí)側(cè)由2個(gè)開關(guān)管構(gòu)成半橋結(jié)構(gòu)，次級(jí)側(cè)為全波整流，變壓器帶中心抽頭。

圖1 LLC諧振變換器Fig.1 LLC resonant converter

LLC共有3個(gè)諧振元件：諧振電感Lr、勵(lì)磁電感Lm和諧振電容Cr，存在2個(gè)諧振頻率fr1和fr2，其表達(dá)式分別為

圖2 LLC諧振變換器的直流增益特性Fig.2 DC gain characteristic of LLC resonant converter

本文電路額定工作點(diǎn)設(shè)計(jì)在 fs＝fr1處，此時(shí)GaN晶體管可在全負(fù)載范圍內(nèi)實(shí)現(xiàn) ZVS，同時(shí)又可保證變壓器副邊二極管的ZCS，減小了開關(guān)損耗。

2 基于GaN晶體管的LLC開關(guān)過程的分析

GaN晶體管與硅MOSFET的開關(guān)特性相似，只是在反向?qū)〞r(shí)有些區(qū)別。當(dāng)硅MOSFET在關(guān)斷期間承受的反壓達(dá)到體二極管導(dǎo)通的壓降時(shí)，其體二極管導(dǎo)通。GaN晶體管有一個(gè)自身的特點(diǎn)：其柵源電壓Vgs或柵漏電壓Vgd高于閾值電壓Vth時(shí)，GaN晶體管均可導(dǎo)通。當(dāng)GaN晶體管漏源極開始承受反向電壓，柵源電壓Vgs為0（未加驅(qū)動(dòng)）時(shí)，柵漏電壓Vgd與源漏電壓Vsd相等。當(dāng)漏源電壓Vsd上升到Vth時(shí)，GaN晶體管反向?qū)?。?dāng)反向電流為0 A時(shí)反向?qū)▔航禐?.4 V，反向電流為20 A時(shí)導(dǎo)通壓降為2.2 V，其反向?qū)▔航递^硅MOSFET大很多。

LLC電路可以實(shí)現(xiàn)ZVS，在器件開通時(shí)沒有損耗和振蕩，開通損耗可以忽略不計(jì)，本文重點(diǎn)分析開關(guān)管的關(guān)斷過程。由于上管和下管的關(guān)斷過程是一樣的，本文以下管為例詳細(xì)分析其關(guān)斷過程，其等效簡(jiǎn)化電路見圖3。因流過諧振電感的電流在開關(guān)瞬態(tài)變化很小，所以可等效為恒定電流源ir。其中分別為2個(gè)GaN晶體管的輸出電容，Lloop為高頻功率回路電感，其包括器件的封裝電感、PCB布線電感、母線電容的等效串聯(lián)電感。

LLC的開關(guān)過程波形如圖4所示，LLC下管關(guān)斷過程可以分為5個(gè)階段：

第1階段（t0～t1）：t0時(shí)刻，Q2的溝道電流iQ2在驅(qū)動(dòng)電壓Vgs2的作用下開始下降，同時(shí)中點(diǎn)電位Va（即Q2的漏源電壓Vds2）開始上升，則流過的電流分別為

此階段直到溝道電流iQ2下降到0時(shí)結(jié)束，等效簡(jiǎn)化電路見圖5（a）。

第2階段（t1～t2）：這段時(shí)間內(nèi)溝道電流iQ2已下降到0，諧振電流ir只流過和，Vds1繼續(xù)下降，Vds2繼續(xù)上升，此階段直到Vds1下降到0結(jié)束，等效簡(jiǎn)化電路圖見圖5（b）。

第3階段（t2～t3）：諧振電流ir繼續(xù)對(duì)充放電，Vds1反向增加。當(dāng)Vds1反向增加到閾值電壓Vth時(shí)，Q1反向?qū)ā?/p>

第4階段（t3～t4）：t3時(shí)刻Q1反向?qū)?，其等效?jiǎn)化電路見圖5（c），高頻功率回路電感Lloop與COSS2構(gòu)成二階振蕩電路，電流和電壓Vds2出現(xiàn)振蕩，則振蕩頻率為

第5階段（t4～t5）：t3時(shí)刻給Q1加驅(qū)動(dòng)電壓，Q1的溝道電阻RDS減小，Vds1由反向?qū)▔航礦D減小到RDSIr，而Vds2下降到Vin+RDSIr。等效簡(jiǎn)化電路見圖5（d）。

圖3 等效簡(jiǎn)化電路Fig.3 Equivalent simplified circuit

圖4 開關(guān)過程的波形Fig.4 Waveforms of switching process

圖5 不同階段的等效電路Fig.5 Equivalent circuits for different stages

3 LLC的優(yōu)化設(shè)計(jì)

3.1 死區(qū)時(shí)間的優(yōu)化

從以上開關(guān)過程的分析中可以看出，開關(guān)管Q1的漏源電壓在下降到0之后繼續(xù)反向增加，直到給Q1加驅(qū)動(dòng)電壓后才重新降為0。GaN晶體管因反向?qū)▔航递^硅MOSFET大，這段時(shí)間內(nèi)損耗較大，因此需對(duì)死區(qū)時(shí)間進(jìn)行優(yōu)化。優(yōu)化死區(qū)時(shí)間一般的做法會(huì)在開關(guān)管的漏源電壓降為0以后給開關(guān)管施加驅(qū)動(dòng)電壓，以防直通。本文中調(diào)節(jié)死區(qū)時(shí)間強(qiáng)調(diào)的是在開關(guān)管的漏源電壓降為零時(shí)使開關(guān)管的溝道導(dǎo)通，從開關(guān)過程的詳細(xì)分析中看出，不會(huì)存在直通現(xiàn)象，并且可以避免Q1的反向?qū)ā?/p>

3.2 功率回路電感的優(yōu)化

從以上開關(guān)過程的分析中可以看出，高頻功率回路電感與Q2的輸出電容構(gòu)成二階振蕩電路，Q2漏源電壓出現(xiàn)寄生振蕩和過電壓。Lloop越大，造成功率回路的寄生振蕩越嚴(yán)重。對(duì)上下管開關(guān)過程中寄生振蕩的影響類似。因此采用具有較低高頻功率回路電感的功率回路布局與布線方式是很有必要的。

本文所使用的功率回路布局與布線方式如圖6［13］所示，2個(gè)GaN晶體管以及輸入電容均位于PCB的同一面，4個(gè)輸入電容并聯(lián)放置在2個(gè)開關(guān)管的一側(cè)，其高頻功率回路電感Lloop=0.4 nH。

圖6 功率回路布局與布線Fig.6 Layout of power loop

3.3 驅(qū)動(dòng)回路電感的優(yōu)化

GaN晶體管柵極能承受的極限電壓只有6 V，而柵極電壓在4.5～5.5 V之間時(shí)才能使器件的通態(tài)溝道電阻降到滿意的范圍，其噪聲容限僅有1 V左右。因此需減小驅(qū)動(dòng)回路電感，從而降低驅(qū)動(dòng)回路的電壓振蕩，防止器件擊穿，提高器件的可靠性。本文比較了以下2種不同的驅(qū)動(dòng)回路布線方式：（1）單層布線方式：盡可能地減小回路的導(dǎo)線長(zhǎng)度以及其所包圍的面積；（2）單層布線帶屏蔽層方式：在一個(gè)回路的正下方放置一個(gè)完整的良導(dǎo)體平面，利用屏蔽層的去磁作用減小回路的等效電感。屏蔽層越靠近回路去磁效果越好。

本文通過電磁仿真軟件Maxwell對(duì)各布線方式進(jìn)行了比較，不同驅(qū)動(dòng)布線方式下的電流密度分布見圖7，各驅(qū)動(dòng)布線方式下的等效電感值如表1所示。由表可知，單層布線帶屏蔽層方式較單層布線方可以明顯降低驅(qū)動(dòng)回路電感。因此本文驅(qū)動(dòng)回路布線采用單層布線帶屏蔽層方式。

圖7 不同驅(qū)動(dòng)布線方式下的電流密度分布Fig.7 Current density distributions with different driving loops

表1 不同驅(qū)動(dòng)布線方式下的電感仿真結(jié)果Tab.1 Simulation inductances with different driving loops nH

4 實(shí)驗(yàn)驗(yàn)證

本文搭建了1個(gè)48 V/12 V、100 W、1 MHz的LLC硬件電路，GaN晶體管型號(hào)選用EPC2001，驅(qū)動(dòng)芯片型號(hào)為L(zhǎng)M5113，二極管型號(hào)為MBR4060PT。驅(qū)動(dòng)芯片和GaN晶體管之間未加驅(qū)動(dòng)電阻。圖8為實(shí)驗(yàn)所搭建的實(shí)驗(yàn)樣機(jī)，在此硬件平臺(tái)上分別對(duì)死區(qū)時(shí)間與功率回路電感優(yōu)化進(jìn)行了驗(yàn)證。

圖8 LLC實(shí)驗(yàn)樣機(jī)Fig.8 Experimental prototype of LLC resonant converter

本文通過調(diào)節(jié)死區(qū)時(shí)間，使得器件的漏源電壓Vds在下降到0時(shí)器件的溝道導(dǎo)通。死區(qū)時(shí)間為40 ns、20 ns和15 ns時(shí)的實(shí)驗(yàn)波形如圖9所示，其中Vds2、Vgs2分別為下管的漏源電壓和驅(qū)動(dòng)電壓。由圖可以看出，圖9（a）中下管存在反向?qū)?，將產(chǎn)生額外的反向?qū)〒p耗；圖9（c）中驅(qū)動(dòng)電壓出現(xiàn)密勒平臺(tái)，說明開關(guān)管未完全實(shí)現(xiàn)ZVS；圖9（b）中在Vds2為0時(shí)使得Q2溝道導(dǎo)通，既保證了Q2的完全ZVS開通，又最大限度地避免了GaN的反向?qū)?，是最?yōu)化的情況。

圖9 不同死區(qū)時(shí)間的實(shí)驗(yàn)波形Fig.9 Experimental waveforms with different dead time

圖10為高頻功率回路電感為5.6 nH和0.4 nH的功率回路電壓波形。從圖中可以看出，當(dāng)高頻功率回路電感由5.6 nH降為0.4 nH時(shí)，下管關(guān)斷時(shí)的漏源級(jí)過電壓由7.2 V降為3.2 V，超調(diào)由15%下降到6.7%。說明通過優(yōu)化布局和布線可以減小高頻功率回路電感，從而可以減小過電壓和振蕩。

圖11為下管的驅(qū)動(dòng)電壓波形，從圖11中可以看出下管的驅(qū)動(dòng)電壓幾乎沒有振蕩。說明本文所采用的驅(qū)動(dòng)回路布線方式可以有效地減小驅(qū)動(dòng)回路電感，從而減小器件柵源間過電壓，提高器件的可靠性。

圖10 不同高頻功率回路電感的Vds2波形Fig.10 Waveforms of Vds2with different high power loop inductances

圖11 Vgs2波形Fig.11 Waveform of Vgs2

5 結(jié)語

本文結(jié)合GaN晶體管的特點(diǎn)詳細(xì)分析了LLC諧振變換器的開關(guān)過程，對(duì)LLC電路的死區(qū)時(shí)間和功率回路布線以及驅(qū)動(dòng)回路布線進(jìn)行了優(yōu)化。最后搭建了48 V/12 V，100 W，1 MHz的LLC實(shí)驗(yàn)樣機(jī)。通過調(diào)節(jié)死區(qū)時(shí)間，在器件的漏源電壓下降到0時(shí)使器件的溝道導(dǎo)通，避免器件的反向?qū)?，可以最大限度地降低反向?qū)〒p耗；同時(shí)通過實(shí)驗(yàn)驗(yàn)證了本文所采用的功率回路布局與布線方式具有較小的高頻功率回路電感，功率回路電壓振蕩得到了明顯的改善；同樣通過實(shí)驗(yàn)驗(yàn)證了單層布線帶屏蔽層的驅(qū)動(dòng)回路布線方式可以有效地降低驅(qū)動(dòng)回路電感，從而使器件的柵源電壓幾乎無振蕩，確保了器件的安全。

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Optimal Design of GaN-based LLC Resonant Converter

MA Huan，WANG Kangping，YANG Xu，GAN Yongmei
（School of Electrical Engineering，Xi’an Jiaotong University，Xi’an 710049，China）

Firstly，the operating principle of LLC resonant converter was discussed and the switching transition of enhancement-mode Gallium Nitride（eGaN）based LLC resonant converter was analyzed in detail.The results show that the reverse conduction of eGaN transistors can be avoided by adjusting the dead time and the oscillation of power loop can be decreased by reducing the high frequency power loop inductance.Then the dead time and power loop layout were optimized and the driving loop layout was carefully optimized to ensure safety of GaN transistors because the safety margin of the eGaN transistors’gate-source voltage is very small.Finally，a 1 MHz，100 W，48 V／12 V LLC experimental prototype was built to verify the design.The experimental results show that the overshoot of transistors’drain-source voltage was reduced from 15%to 6.7%when the high frequency power loop inductance was reduced from 5.6 nH to 0.4 nH.In addition，the transistors’gate-source voltage shows almost no oscillation when the single layer with a shielding layer layout was applied in the driving loop.

LLC；GaN transistor；dead time；parasitic inductance；layout

馬煥

馬煥（1990-），女，碩士研究生，研究方向：開關(guān)電源，E-mail：mahuan1224@st u.xjtu.edu.cn；

王康平（1989-），男，博士研究生，研究方向：電力電子集成技術(shù)，E-mail：wang kangping@stu.xjtu.edu.cn；

楊旭（1972-）通信作者，男，教授，博士生導(dǎo)師，研究方向：電力電子集成技術(shù)、開關(guān)電源技術(shù)、自動(dòng)控制技術(shù)，E-mail：yangxu@mail.xjtu.edu.cn；

甘永梅，女，副教授，博士生導(dǎo)師，研究方向：現(xiàn)場(chǎng)總線技術(shù)，E-mail：ymgan@mail.xjtu.edu.cn。

10.13234/j.issn.2095-2805.2015.1.21

：TM 46

：A

2014-07-25

臺(tái)達(dá)環(huán)境與教育基金會(huì)資助項(xiàng)目

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