用于DVFS片上系統(tǒng)的全數(shù)字SARDLL設(shè)計(jì)

徐太龍，薛 峰，高先和，蔡志匡，韓少宇，胡學(xué)友，陳軍寧

(1．合肥學(xué)院電子信息與電氣工程系，合肥230601;2．安徽三聯(lián)學(xué)院電子電氣工程學(xué)院，合肥230601;3．南京郵電大學(xué)電子科學(xué)與工程學(xué)院，南京210046;4．安徽大學(xué)電子信息工程學(xué)院，合肥230601)

1 概述

互補(bǔ)金屬氧化物半導(dǎo)體(Complementary Metal Oxide Semiconductor，CMOS)工藝的發(fā)展，極大地提高了系統(tǒng)芯片(System-on-Chip，SoC)的復(fù)雜度和工作頻率［1-4］。功耗成為繼速度、面積后日益關(guān)注的問(wèn)題，各種低功耗技術(shù)應(yīng)運(yùn)而生，其中，動(dòng)態(tài)電壓/頻率調(diào)整(Dynamic Voltage/Frequency Scaling，DVFS)技術(shù)被認(rèn)為是最有效的低功耗管理方法之一［5］。動(dòng)態(tài)電壓/頻率調(diào)整技術(shù)的工作原理是根據(jù)器件的工作模式動(dòng)態(tài)地調(diào)整處理器的工作電壓和頻率，從而有效地控制芯片的功耗［1，6-8］。由于工作頻率發(fā)生了變化，因此需要一個(gè)消除時(shí)鐘偏差的電路來(lái)快速同步系統(tǒng)芯片中每個(gè)子系統(tǒng)的時(shí)鐘相位［9-10］。鎖相環(huán)(Phase-Locked Loop，PLL)和延時(shí)鎖定環(huán)(Delay-Locked Loop，DLL)是2種常用的時(shí)鐘同步電路，在不需要對(duì)輸入時(shí)鐘信號(hào)倍頻時(shí)，延時(shí)鎖定環(huán)由于不累積時(shí)鐘抖動(dòng)而被廣泛地用作系統(tǒng)芯片中的時(shí)鐘同步電路以消除時(shí)鐘偏差［11-13］。

當(dāng)延時(shí)鎖定環(huán)用于采用了動(dòng)態(tài)電壓/頻率調(diào)整技術(shù)的系統(tǒng)芯片時(shí)，必須具備2個(gè)條件:(1)寬的工作頻率范圍;(2)快速鎖定，即鎖定時(shí)間短［1，6-7］。從電路實(shí)現(xiàn)的方式上，可以把延時(shí)鎖定環(huán)分為全模擬、全數(shù)字和混合3類［14］。全數(shù)字延時(shí)鎖定環(huán)(All Digital Delay-Locked Loop，ADDLL)因具有易于集成、抗工藝、電壓、溫度(Process，Voltage，Temperature，PVT)變化能力強(qiáng)的特點(diǎn)，而更適合用于系統(tǒng)芯片中以消除偏差、同步時(shí)鐘信號(hào)。全數(shù)字延時(shí)鎖定環(huán)根據(jù)搜索算法可以分為3種:(1)采用線性搜索算法，如寄存器控制的延時(shí)鎖定環(huán)(Register-controlled Delay-Locked Loop，RDLL)和計(jì)數(shù)器控制的延時(shí)鎖定環(huán)(Countercontrolled Delay-Locked Loop，CDLL)，鎖定時(shí)間隨著控制字位數(shù)的增加成指數(shù)增長(zhǎng);(2)采用閃存架構(gòu)，即時(shí)間數(shù)字轉(zhuǎn)換(Time-to-Digital Conversion，TDC)方案，但會(huì)占用很大的面積和消耗很大的功耗;(3)采用二元搜索算法(Binary Search Algorithm，BSA)，即逐次逼近寄存器控制方案(Successive Approximation Register-controlled，SAR)。其中，逐次逼近寄存器方案是在考慮復(fù)雜度和鎖定時(shí)間折中條件下的最佳方案［12，15］。

在寬工作頻率范圍應(yīng)用時(shí)，傳統(tǒng)全數(shù)字逐次逼近寄存器延時(shí)鎖定環(huán)存在諧波鎖定，即假鎖和零延時(shí)陷阱的問(wèn)題［1，12，15］。文獻(xiàn)［1，15］提出采用可復(fù)位數(shù)字控制延時(shí)線(Resettable Digitally Controlled Delay Line，RDCDL)方案來(lái)消除諧波鎖定和零延時(shí)陷阱。文獻(xiàn)［1］的延時(shí)單元中包含二選一數(shù)據(jù)選擇器，增加了延時(shí)線的復(fù)雜度和面積。文獻(xiàn)［15］中的方案需要前置延時(shí)單元才能正確地工作，增加了延時(shí)線的固有延時(shí)，限制了最高工作頻率。本文設(shè)計(jì)一種改進(jìn)的可復(fù)位數(shù)控延時(shí)線，在降低面積的同時(shí)增大延時(shí)鎖定環(huán)的最高工作頻率。

2 系統(tǒng)描述

本文設(shè)計(jì)的全數(shù)字逐次逼近寄存器延時(shí)鎖定環(huán)的系統(tǒng)框圖如圖1所示。基本結(jié)構(gòu)與文獻(xiàn)［1］提出的結(jié)構(gòu)相同，由時(shí)序控制電路、基本逐次逼近寄存器控制器［2］、譯碼器、數(shù)據(jù)選擇器、采樣電路和本文提出的改進(jìn)型可復(fù)位數(shù)控延時(shí)線(Digitally Controlled Delay Line，DCDL)組成。

圖1 延時(shí)鎖定環(huán)的系統(tǒng)框圖

整個(gè)延時(shí)鎖定環(huán)系統(tǒng)的工作時(shí)序如圖2所示［1］。在開(kāi)始階段，信號(hào)start初始化整個(gè)系統(tǒng)。

圖2 延時(shí)鎖定環(huán)的工作時(shí)序圖

圖2中的所有控制信號(hào)由圖3所示的時(shí)序控制電路產(chǎn)生［1］。

輸入時(shí)鐘信號(hào)clkin的3個(gè)周期決定1位SAR控制字。在clkin的第1個(gè)周期，短脈沖信號(hào)clk_edge產(chǎn)生，信號(hào)sample_range設(shè)置為高電平“1”。并且，clk_edge進(jìn)入DCDL中，如果在sample_range的高電平期間，clk_edge沒(méi)有到達(dá)clkout，說(shuō)明對(duì)應(yīng)的DCDL的延時(shí)量過(guò)大，需要修改SAR控制字以減少DCDL的延時(shí)量。相反，對(duì)應(yīng)的SAR控制字將保持不變。在clkin的第2個(gè)周期，信號(hào)rst_dcdl被置為高電平，對(duì)DCDL進(jìn)行復(fù)位以確保延時(shí)線中沒(méi)有殘留的clk_edge。若沒(méi)有對(duì)DCDL進(jìn)行復(fù)位，殘留的clk_edge會(huì)在下一個(gè)sample_range的高電平期間出現(xiàn)在clkout，并用于決定下一位SAR控制字，而不能正確反映當(dāng)前clk_edge在DCDL中的狀態(tài)，可能導(dǎo)致錯(cuò)誤的SAR控制字，因此必須在clkin的第2個(gè)周期對(duì)DCDL復(fù)位，以清除殘留的clk_edge信號(hào)，同時(shí)調(diào)整SAR控制字。在第3個(gè)clkin周期，SAR控制字有足夠的時(shí)間來(lái)改變DCDL的延時(shí)量。同時(shí)在第3個(gè)clkin周期的開(kāi)始處，產(chǎn)生一個(gè)短脈沖信號(hào)rst_dff用來(lái)對(duì)采樣電路和時(shí)序控制電路的觸發(fā)器進(jìn)行復(fù)位。每3個(gè)clkin周期，重復(fù)一次以上所述過(guò)程。

圖3 時(shí)序控制電路原理

在clkin的第1個(gè)周期時(shí)，如果clk_edge出現(xiàn)在clkout，對(duì)應(yīng)的SAR控制字保持不變。然后下1位SAR控制字置“1”以增加DCDL的延時(shí)量，阻止DLL向著clkin的第1個(gè)時(shí)鐘上升沿方向鎖定，從而有效地解決零延時(shí)陷阱問(wèn)題。另一方面，在clkin的第1個(gè)周期，如果clk_edge沒(méi)有出現(xiàn)在clkout處，相應(yīng)位的SAR控制字被復(fù)位，減小DCDL的延時(shí)量，因此，可以有效地消除諧波鎖定現(xiàn)象。

圖2中SAR控制字的變化和最基本的傳統(tǒng)SAR的工作原理一樣，只是SAR控制器的時(shí)鐘信號(hào)clksar的周期是輸入時(shí)鐘信號(hào)clkin周期的3倍［2］。

3 改進(jìn)型可復(fù)位數(shù)控延時(shí)線

為了消除諧波鎖定和零延時(shí)陷阱現(xiàn)象，文獻(xiàn)［1，15］提出了可復(fù)位數(shù)控延時(shí)線方案。文獻(xiàn)［1］的可復(fù)位數(shù)控延時(shí)線方案如圖4所示，每個(gè)延時(shí)單元的結(jié)構(gòu)如圖中虛線框內(nèi)所示，由于需要2個(gè)二選一數(shù)據(jù)選擇器，增加了芯片面積。

圖4 文獻(xiàn)［1］中的可復(fù)位延時(shí)線延時(shí)單元

文獻(xiàn)［15］的可復(fù)位延時(shí)線方案如圖5所示，輸入時(shí)鐘信號(hào)clkin需要經(jīng)過(guò)前置延時(shí)電路后才能進(jìn)入延時(shí)線中，前置延時(shí)電路增加了系統(tǒng)的固有延時(shí)，限制了系統(tǒng)的最高工作頻率。

圖5 文獻(xiàn)［15］中的可復(fù)位延時(shí)線延時(shí)單元

為了解決以上2種方案存在的問(wèn)題，本文設(shè)計(jì)了一種改進(jìn)型可復(fù)位延時(shí)線方案，如圖6所示。

圖6 改進(jìn)型可復(fù)位延時(shí)線延時(shí)單元

每個(gè)延時(shí)單元由2個(gè)與門(mén)和2個(gè)或非門(mén)組成，如圖6中虛線框內(nèi)所示。信號(hào)scode由SAR控制字b［5:0］譯碼而來(lái)，當(dāng)scode為高電平時(shí)，輸入時(shí)鐘信號(hào)clkin從該單元進(jìn)入延時(shí)線，并向左傳輸，相反，時(shí)鐘信號(hào)clkin不從該單元進(jìn)入延時(shí)線。信號(hào)rcode={scode［62:0］，1’b0}|{64{rst_dcdl}}，信號(hào) scode_bar=～{scode|{64{rst_dcdl}}}，當(dāng)這2個(gè)信號(hào)為高電平時(shí)，完成DCDL的復(fù)位功能，清楚殘留在DCDL中的clk_edge信號(hào)。改進(jìn)后的延時(shí)線既不需要前置延時(shí)電路也不需要二選一數(shù)據(jù)選擇器，在提高系統(tǒng)最高工作頻率的同時(shí)，減小了芯片面積。

4 仿真結(jié)果與對(duì)比

圖1所示的全數(shù)字逐次逼近寄存器延時(shí)鎖定環(huán)采用TSMC CMOS 65nm LP工藝標(biāo)準(zhǔn)單元實(shí)現(xiàn)，核心電路版圖所占的面積為0．008 1 mm2。版圖后仿真結(jié)果表明其工作頻率范圍為250 MHz～2 GHz，功耗為0．4 mW@2 GHz，整個(gè)工作頻率范圍內(nèi)，鎖定時(shí)間為18個(gè)輸入時(shí)鐘周期。圖7所示為輸入時(shí)鐘為2 GHz時(shí)的鎖定過(guò)程。圖8所示為輸入時(shí)鐘為250 MHz時(shí)的鎖定過(guò)程。

圖7 輸入時(shí)鐘為2 GHz時(shí)系統(tǒng)的鎖定過(guò)程

圖8 輸入時(shí)鐘為250 MHz時(shí)系統(tǒng)的鎖定過(guò)程

文獻(xiàn)［1，15］方法與本文方法的性能對(duì)比如表1所示，表明本文的設(shè)計(jì)在提高最高工作頻率的同時(shí)，減少了核心電路版圖所占的面積。

表1 性能對(duì)比

5 結(jié)束語(yǔ)

根據(jù)動(dòng)態(tài)電壓/頻率調(diào)整低功耗SoC中時(shí)鐘同步問(wèn)題的要求，本文提出一種改進(jìn)型可復(fù)位數(shù)控延時(shí)線方法。利用數(shù)字集成電路設(shè)計(jì)流程實(shí)現(xiàn)了一個(gè)寬工作頻率范圍、小面積、無(wú)諧波鎖定和解決無(wú)零延時(shí)陷阱的全數(shù)字逐次逼近寄存器延時(shí)鎖定環(huán)。仿真結(jié)果表明，采用該方案的延時(shí)鎖定環(huán)能滿足DVFS SoCs的要求。下一步工作方向?yàn)榧涌煅訒r(shí)鎖定環(huán)的鎖定速度等。

［1］ Yao C Y，Ho Y H，Chiu Y Y，et al．Designing a SAR-based All-digitalDelay-locked Loop with Constant Acquisition Cycles Using a Resettable Delay Line［J］．IEEE Transactions on Very Large Scale Integration Systems，2014，22(9):1-8．

［2］ 徐太龍，薛 峰，蔡志匡，等．快速全數(shù)字逐次逼近寄存器延時(shí)鎖定環(huán)的設(shè)計(jì)［J］．計(jì)算機(jī)工程，2014，40(4):262-268．

［3］ 徐太龍，陳軍寧，孟 堅(jiān)，等．全數(shù)字延時(shí)鎖定環(huán)的研究進(jìn)展［J］．小型微型計(jì)算機(jī)系統(tǒng)，2014，34(6):1371-1374．

［4］ DehngGuang-Kaai，Hsu June-Ming，Yang Ching-Yuan，et al．Clock-deskew Buffer Using a SAR-controlled Delay-locked Loop［J］．IEEE Journal of Solid-state Circuits，2000，35(8):1128-1136．

［5］ Flynn D．IntelligentEnergy Management:An SoC Design Based on ARM926EJ-S［C］//Proceedings of the 15th Hot Chips Conference． Berlin， Germany:Springer，2003．

［6］ Chen Weicheng，Yang Rong-Jyi，Yao Chia-Yu，et al．A Wide-range All-digital Delay-locked Loop Using Fastlock Variable SAR Algorithm［C］//Proceedings of International Symposium on Intelligent Signal Processing and Communication Systems．Washington D．C．，USA:IEEE Press，2012:338-342．

［7］ Yao Chia-Yu，Ho Yung-Hsiang．A Fast-locking Widerange All-digital Delay-locked Loop with a Starting SAR-bit Prediction Mechanism［C］//Proceedings of International Symposium on VLSI Design，Automation，and Test．Washington D．C．，USA:IEEE Press，2013:1-4．

［8］ Chung Ching-Che，Chang Chia-Lin．A Wide-range Alldigital Delay-locked Loop in 65 nm CMOS Technology［C］//Proceedings of International Symposium on VLSI Design， Automation， and Test．Washington D．C．，USA:IEEE Press，2010:66-69．

［9］ Chen Yougang，Tsao H W，Hwang C S．A Fast-locking All-digital Deskew Buffer with Duty-cycle Correction［J］．IEEE Transactions on Very Large Scale Integration Systems，2013，21(2):270-279．

［10］ Park J H，Jung D H，Ryu K，et al．ADDLL for Clockdeskew Buffer in High-performance SoCs［J］．IEEE Transactions on Very Large Scale Integration Systems，2013，21(7):1368-1373．

［11］ Wang Lei，Liu Leibo，Chen Hongyi．An Implementation of Fast-locking and Wide-range 11-bit Reversible SAR DLL［J］．IEEE Transaction on Circuit and Systems，2010，57(6):421-425．

［12］ Yang Rong-Jyi， Liu Shen-Iuan． A 40-550 MHz Harmonic-free All-digital Delay-locked Loop Using a Variable SAR Algorithm［J］．IEEE Journal of Solid-state Circuits，2007，42(2):361-373．

［13］ Lin Weiming，Chen Chao-Chyun，Liu Shen-Iuan．An All-digital Clock Generator for Dynamic Frequency Scaling［C］//Proceedings of International Symposium on VLSI Design，Automation，and Test．Washington D．C．，USA:IEEE Press，2009:251-254．

［14］ Dehng Guang-Kaai，Lin Jyh-Woei，Liu Shen-Iuan．A Fast-lock Mixed-mode DLL Using a 2-b SAR Algorithm［J］．IEEE Journal of Solid-state Circuits，2001，36(10):1464-1471．

［15］ Huang K，Cai Z K，Chen X，et al．A Harmonic-free All Digital Delay-locked Loop Using an Improved Fastlocking Successive Approximation Register-controlled Scheme［J］．IEICE Transactions on Electronics，2009，92(12):1541-1544．