Camera Link接口圖像信號源設(shè)計

【摘要】目前，各種圖像設(shè)備已廣泛應(yīng)用到航空航天、軍事、醫(yī)療等領(lǐng)域。圖像信號源作為地面圖像采集裝置測試系統(tǒng)中的一部分，其傳輸方式及信號精度都是影響系統(tǒng)性能的重要因素。 由于圖像信號的傳輸速率高，數(shù)據(jù)量大，在傳輸過程中，其精度和傳輸距離易受影響。為了提高信號傳輸距離和精度設(shè)計了由FPGA內(nèi)部發(fā)出圖像數(shù)據(jù)，并通過FPGA進行整體時序控制;輸出接口信號轉(zhuǎn)換成符合Camera Link標準的低電壓差分信號（LVDS）進行傳輸。該圖像信號源已成功應(yīng)用工程實踐中。

【關(guān)鍵詞】Camera Link;低電壓差分信號;圖像信號源

1.Camera Link接口及圖像數(shù)據(jù)接口信號

Camera Link標準是由國家半導(dǎo)體實驗室提出的一種Channel Link技術(shù)標準發(fā)展而來的，該接口具有開放式的接口協(xié)議，使得不同廠家既能保持產(chǎn)品的差異性，又能互相兼容。它在傳統(tǒng)LVDS傳輸數(shù)據(jù)的基礎(chǔ)上又加載了并轉(zhuǎn)串發(fā)送器和串轉(zhuǎn)并接收器，可在并行組合的單向鏈路、串行鏈路和點對點鏈路上，利用SER/DES（串行化/解串行化）技術(shù)以高達4.8 Gb/s的速度發(fā)送數(shù)據(jù)。CameraLink標準使用每條鏈路需兩根導(dǎo)線的LVDS傳輸技術(shù)。驅(qū)動器接收28個單端數(shù)據(jù)信號和1個時鐘信號，這些信號以7：1的比例被串行發(fā)送，也就是5對LVDS信號通道上分別傳輸4組LVDS數(shù)據(jù)流和1組LVDS時鐘信號，即完成28位數(shù)據(jù)的同步傳輸只需5對線，而且在多通道66 MHz像素時鐘頻率下傳輸距離可達6 m。

Camera Link是在Channel Link的基礎(chǔ)上增加了一些相機控制信號和串行通信信號，定義出標準的接頭也就是標準化信號線，讓Camera及影像卡的信號傳輸更簡單化，同時提供基本架構(gòu)、中階架構(gòu)、及完整架構(gòu)三種：基本架構(gòu)屬單一Camera Link元件，為單一接頭;中階架構(gòu)屬雙組Camera Link元件，為雙組接頭;完整架構(gòu)屬三組Camera Link元件，為三組接頭。

傳輸數(shù)據(jù)時使用的視頻同步信號固定不變，分別為： 幀同步信號FVAL：當FVAL為高電平時，正輸出一幀有效數(shù)據(jù);行同步信號LVAL：當LVAL為高電平時，正輸出一個有效像元行（在兩個有效像元行中間，LVAL會跳過幾個無效的像素點，可在實際應(yīng)用時設(shè)定跳過的像素點數(shù)）;數(shù)據(jù)有效信號DVAL：當FVAL和LVAL為高時，DVAL為高電平，正輸出有效的數(shù)據(jù);SPARE為備用信號。

設(shè)計中使用了FVAL和LVAL信號，當FVAL和LVAL信號都為高電平時，圖像信號源數(shù)據(jù)在像素時鐘信號PIXCLK的控制下依次發(fā)送。其接口信號時序如圖1所示。

圖1 Camera Link協(xié)議信號傳輸時序

2.圖像信號源的設(shè)計實現(xiàn)

2.1 設(shè)計方案

檢測圖像數(shù)據(jù)記錄裝置性能、圖像信號源的標準圖像生成有兩種方法。一種是用FPGA直接生成信號，輸出圖像為0～255的灰度值圖像;另一種是通過上位機軟件下載圖像到信號源中，F(xiàn)PGA產(chǎn)生視頻同步信號和進行整體邏輯控制。

設(shè)計中采用了FPGA與Camera Link接口器件DS90CR-285相結(jié)合的方案，其圖像信號源數(shù)據(jù)、像素時鐘信號及視頻同步信號由FPGA內(nèi)部模塊產(chǎn)生，經(jīng)過DS90CR285器件轉(zhuǎn)換成LVDS信號，接收端使用配套器件DS90CR286進行解調(diào)?？紤]到FPGA的現(xiàn)場可編程特性，使用靈活方便，能夠降低硬件電路設(shè)計難度。

所以，該方案選擇FPGA作為主模塊。Camera Link接口器件DS90CR285是專用電平轉(zhuǎn)換器件，能將28位CMOS/TTL電平數(shù)據(jù)和一位像素時鐘信號分別轉(zhuǎn)換成4組LVDS數(shù)據(jù)流及一對LVDS時鐘信號進行傳輸，由于采用差分傳輸方式，提高了傳輸距離及信號精度。

2.2 硬件結(jié)構(gòu)

圖像信號源的硬件結(jié)構(gòu)主要由圖像信號源和外圍電路組成。前者是設(shè)計的核心，它選用Xilinx公司的Spartan-Ⅱ系列FPGAXC2S50，用以設(shè)計系統(tǒng)時序、圖像數(shù)據(jù)及產(chǎn)生相應(yīng)的信號;后者主要包括晶體振蕩器、電平轉(zhuǎn)換器件DS90CR285及輸入輸出接口。

系統(tǒng)上電后，晶體振蕩器輸出時鐘信號，F(xiàn)PGA內(nèi)部主控模塊將自動產(chǎn)生與Camera Link協(xié)議相匹配的信號傳輸時序。FPGA內(nèi)部產(chǎn)生的像素時鐘信號、幀同步信號、行同步信號和圖像數(shù)據(jù)通過該電平轉(zhuǎn)換器件轉(zhuǎn)換成LVDS信號，每對LVDS信號之間采用雙絞線傳輸，以消除耦合干擾。

2.3 FPGA程序設(shè)計

設(shè)計中采用VHDL硬件描述語言進行時序設(shè)計。系統(tǒng)時鐘為125 MHz，信號源像素時鐘信號PIXCLK為系統(tǒng)時鐘6分頻，即21 MHz。本圖像信號源數(shù)據(jù)格式為640×480，幀頻為53 Hz，即每秒傳輸53幀圖像。行同步信號LVAL和幀同步信號FVAL均由像索時鐘信號進行計數(shù)產(chǎn)生，其時序如圖2所示。

圖2 視頻同步信號時序

其中P1為71個PIXCLK時鐘周期：A為640個PIXCLK;即一行包含640個像素點;Q為94個PIXCLK;P2為23個PIXCLK，幀同步信號FVAL為低電平的時間是38 074個PIXCLK。一幀圖像包含480行有效數(shù)據(jù)，可計算出傳輸一幀圖像信號的時間為480×（A+Q）+38 074=390 394個PIXCLK時鐘周期，幀頻為21 MHz÷390 394=53 Hz，滿足設(shè)計要求。

3.實驗結(jié)果

將程序下載到FPGA進行實現(xiàn)。圖3給出該圖像信號源產(chǎn)生的視頻同步信號，即幀同步電壓信號Ufval和同步電壓信號Ulval。由圖3中可見，符合設(shè)計時序的要求。

圖3 數(shù)字圖像信號源

4.結(jié)語

根據(jù)提供的方案，使用FPGA設(shè)計的圖像信號源結(jié)構(gòu)簡單，實現(xiàn)方便，而且具有很強的可擴展性?；贑amera Link接口協(xié)議的圖像信號采用LVDS方式傳輸，增加了傳輸距離，提高了傳輸過程中的信號精度。在地面測試臺系統(tǒng)的應(yīng)用中，該圖像信號源運行穩(wěn)定、可靠，各項指標均能滿足各項設(shè)計要求。

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作者簡介：姚源（1982—），男，吉林松原人，2005年于中國人民解放軍裝備指揮技術(shù)學(xué)院獲得學(xué)士學(xué)位，主要研究方向：紅外光學(xué)測量。